PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

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ID 683501
日付 10/07/2022
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ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

4.3.1.3. Avalon® Streaming RXインターフェイス

アプリケーション層では、 Avalon® Streaming RXインターフェイスを介してRタイルPCI Express IPコアのトランザクション層からデータを受信します。Rタイルの場合、rx_st_ready_i は常にHighでなければなりません。アプリケーション・ロジックのバッファー制御の処理は、RXフロー・コントロール・インターフェイスで行う必要があります。詳細については、RXフロー・コントロール・インターフェイス を参照してください。

このインターフェイスでは、サイクルあたり4つの rx_st_sop_o信号と4つの rx_st_eop_o 信号をサポートします。ただしこれは、RタイルIPが1x16コンフィグレーションで動作している場合です。

Configuration Mode 0 (1x16) で、ダブル幅コンフィグレーションの場合、コアのセグメントは4つあります。各セグメントには、256ビットのデータ (pX_rx_stN_data_o[255:0])、128ビットのヘッダー (pX_rx_stN_hdr_o[127:0])、および32ビットのTLPプリフィクス (pX_rx_stN_prefix_o[31:0]) があります。このコアを1x16モードでコンフィグレーションすると、データバスは1024ビットバスになります。

Configuration Mode 1 (2x8) で、ダブル幅コンフィグレーションの場合も、 Avalon® Streamingセグメントは4つです (x8ポートごとに2つ)。

パリティーの生成には、32:1 XORが使われます (つまり、32ビットのデータ、ヘッダー、またはプリフィクスごとにパリティービットが1つあります)。

アプリケーション・ロジックでは、次のガイドラインを考慮する必要があります。
  • パケットの開始 (pX_rx_stN_sop_o) は、セグメント (_stN_) のいずれでも発生する可能性があります。
  • 単一のTLPが複数のセグメントにまたがっている場合、アプリケーション・ロジックによるTLPの処理は、セグメント・インデックスの順序 (セグメントst0 → st1 → st2 → st3 → st0) で行う必要があります。
  • 複数のTLPが同じクロックサイクルで到着する場合、アプリケーション・ロジックによるTLPの処理は、セグメント・インデックスの順序 (セグメントst0 → st1 → st2 → st3 → st0) で行う必要があります。
  • 1クロックサイクルにあるSOP (pX_rx_stN_sop_o) は、最大3つです。次の表で示しているのはに、セグメント全体で可能な組み合わせです。
    表 54.  1クロックサイクルでの3つの pX_rx_stN_sop_o 可能な組み合わせ
    pX_rx_st0_sop_o pX_rx_st0_eop_o pX_rx_st1_sop_o pX_rx_st1_eop_o pX_rx_st2_sop_o pX_rx_st2_eop_o pX_rx_st3_sop_o pX_rx_st3_eop_o
    1'b1 1'b1 1'b1 1'b1 1'b1 1'b1 1'b0 1'b0
    1'b1 1'b1 1'b1 1'b1 1'b1 1'b0 1'b0 1'b1
    1'b1 1'b1 1'b1 1'b1 1'b1 1'b0 1'b0 1'b0
    1'b1 1'b1 1'b1 1'b0 1'b0 1'b1 1'b1 1'b1
    1'b1 1'b1 1'b1 1'b0 1'b0 1'b1 1'b1 1'b0
    1'b1 1'b0 1'b0 1'b1 1'b1 1'b1 1'b1 1'b1
    1'b1 1'b0 1'b0 1'b1 1'b1 1'b1 1'b1 1'b0
表 55.  AvalonストリーミングRXインターフェイス信号
信号名 方向 説明 EP/RP/BP クロックドメイン
pX_rx_stN_data_o[W:0] (ここでは

X = 0、1、2、3 (IPコア番号)。Wはコアによって異なります。

N = 0、1、2、3 (セグメント番号))

 出力 これは受信データバスです。アプリケーション層では、このバス上のIPコアのトランザクション層からデータを受け取ります。 EP/RP/BP coreclkout_hip
pX_rx_stN_hdr_o[127:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 これは受信ヘッダーです。これは、PCIe仕様のTLPヘッダー形式に従います。 EP/RP/BP coreclkout_hip
pX_rx_stN_prefix_o[31:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

これは、受信した最初のTLPプリフィクスでです。これは、PCIe仕様のTLPプリフィクス形式に従います。PASIDがサポートされています。

これらの信号は、対応する rx_st_sop_o がアサートされたときに有効です。

TLPプリフィクスでは、ビッグ・エンディアンの実装を使用します (つまり、Fmtフィールドはビット [31:29] であり、Typeフィールドはビット [28:24] です)。

ある特定のTLPにプリフィクスが存在しない場合、そのdword (Fmtフィールドを含む) はすべてゼロです。

 EP/RP/BP coreclkout_hip
pX_rx_stN_sop_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

rx_stN_valid_o の対応するビットと組み合わせてアサートされると、TLPの最初のサイクルを通知します。

rx_stN_sop_o: アサートされると、rx_stN_data_o[255:0] のTLPの開始を通知します。

例えば、アサートされると、rx_st2_sop_o では、rx_st2_data_o[255：0] のTLPの開始を通知します 。

EP/RP/BP coreclkout_hip
pX_rx_stN_eop_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

rx_stN_valid_o の対応するビットと組み合わせてアサートされると、TLPの最後のサイクルを通知します。

rx_stN_eop_o: アサートされると、rx_stN_data_o[255:0] のTLPの終了を通知します。

例えば、アサートされると、rx_st2_eop_o では、rx_st2_data_o[255:0] のTLPの開始を通知します。

EP/RP/BP coreclkout_hip
pX_rx_stN_dvalid_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 これらの信号により、アプリケーション層に入る rx_st_data_o 信号を修飾します。 EP/RP/BP coreclkout_hip
pX_rx_stN_hvalid_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 これらの信号により、アプリケーション層に入る rx_stN_hdr_o 信号を修飾します。 EP/RP/BP coreclkout_hip
pX_rx_stN_pvalid_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 これらの信号により、アプリケーション層に入る rx_stN_prefix_o 信号を修飾します。 EP/RP/BP coreclkout_hip
pX_rx_stN_data_par_o[Z:0] (ここでは

X = 0、1、2、3 (IPコア番号)。Zはコアによって異なります。

N = 0、1、2、3 (セグメント番号))

 出力 rx_stN_data_o のパリティー信号です。 EP/RP/BP coreclkout_hip
pX_rx_stN_hdr_par_o[3:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 rx_stN_hdr_o のパリティー信号です。 EP/RP/BP coreclkout_hip
pX_rx_stN_prefix_par_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力 rx_stN_prefix_o のパリティー信号です。 EP/RP/BP coreclkout_hip
pX_rx_st_ready_i 入力 アプリケーション層がデータを受け入れる準備ができていることを示します。この信号は常に1に設定する必要があります。RX側のフロー・コントロールの処理は、クレジット・コントロール・インターフェイスを介して行われます。 EP/RP/BP coreclkout_hip
pX_rx_stN_empty_o[2:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

rx_stN_eop_o 信号がアサートされるサイクル中に空になっているdwordの数を指定します。rx_stN_eop_o 信号がアサートされない場合は、これらの信号は無効です。

EP/RP/BP coreclkout_hip
pX_rx_stN_bar_o[2:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

出力中のTLPのBARを指定します。

これらの出力は、rx_stN_sop_o と rx_stN_valid_o の両方がアサートされる場合に有効です。

EP/RP coreclkout_hip
pX_rx_stN_vfactive_o (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

アサートされると、これらの信号では、受信したTLPが仮想ファンクションをターゲットにしていることを示します。これらの信号がデアサートされると、受信したTLPは物理ファンクションをターゲットにしていることを示します。また、 rx_stN_pfnum_o 信号はファンクション番号を示します。

これらの信号は、対応する rx_st_sop_o がアサートされたときに有効です。

EP/RP coreclkout_hip
pX_rx_stN_vfnum_o[10:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

受信したTLPのターゲットVF番号を指定します。アプリケーションでは、この情報をリクエストとコンプリーションの両方のTLPに使用します。コンプリーションTLPの場合、これらのビットにより、このコンプリーションTLPのリクエスターのVF番号が指定されます。

これらの信号は、rx_st_vf_active_o、および対応する rx_st_sop_o がアサートされている場合に有効です。

EP / RP coreclkout_hip
pX_rx_stN_pfnum_o[2:0] (ここでは

X = 0、1、2、3 (IPコア番号)、

N = 0、1、2、3 (セグメント番号))

 出力

受信したTLPのターゲット物理ファンクション番号を指定します。

これらの信号は、対応する rx_st_sop_o がアサートされたときに有効です。

EP/RP coreclkout_hip
例として、下の Avalon® ストリーミングRXインターフェイスのタイミングの図で示すのは、AvalonストリーミングRXインターフェイスに複数のTLPがあり、その各TLPが複数のセグメントにまたがっている場合のビヘイビアです。次は、クロックサイクルごとの波形の説明です。
  1. クロックサイクル1: アプリケーション・ロジックにより p0_rx_st_ready_i 信号をアサートします。この信号は常にHighに設定する必要があります。RXフロー・コントロールの処理は、アプリケーション・ロジックにより、RXフロー・コントロール・インターフェイスを使用して行う必要があります (詳細については、RXフロー・コントロール・インターフェイス を参照してください)。
  2. クロックサイクル2:
    1. 最初のTLP (T0) の開始がセグメント1に到着します。このとき p0_rx_st1_sop_o がアサートされます。
    2. 信号 p0_rx_st1_hvalid_o がアサートされ、p0_rx_st1_hdr_o バス内の最初のTLP (T0H0) のヘッダーの検証が行われます。
    3. 信号 p0_rx_st1_dvalid_o がアサートされ、p0_rx_st1_data_o バス内の最初のTLP (T0H0) のヘッダーの検証が行われます。
    4. この最初のTLP (T0) の終わりはセグメント2にあります。これは、p0_rx_st2_eop_o のアサートによって示されます。
    5. 信号 p0_rx_st2_dvalid_o がアサートされ、 p0_rx_st2_data_o バス内の最初のTLP (T0D1) のデータの検証が行われます。
    6. バス p0_rx_st2_empty_o では、p0_rx_st2_data_o バス (T0D1) 内の無効なdwordの数を示します。
  3. クロックサイクル3:
    1. 次のTLP (T1) がセグメント1に到着します。これは、p0_rx_st1_sop_o のアサートで示されます。
    2. 信号 p0_rx_st1_hvalid_o がアサートされ、p0_rx_st1_hdr_o バス内のこのTLP (T1H0) のヘッダーの検証が行われます。
    3. 信号 p0_rx_st1_dvalid_o がアサートされ、p0_rx_st1_data_o バス内のこのTLP (T1D0) のデータの検証が行われます。
    4. 信号 p0_rx_st2_dvalid_o がアサートされ、p0_rx_st2_data_o バス内のこのTLP (T1D1) のデータの検証が行われます。
    5. 信号 p0_rx_st3_dvalid_o がアサートされ、p0_rx_st3_data_o バス内のこのTLP (T1D2) のデータの検証が行われます。
  4. クロックサイクル4:
    1. T1 TLPの終わりはセグメント0にあります。これは、p0_rx_st0_eop_o のアサートによって示されます。
    2. 信号 p0_rx_st0_dvalid_o がアサートされ、p0_rx_st0_data_o バス内のこのTLP (T1D3) のデータの検証が行われます。
    3. バス p0_rx_st0_empty_o で示されるdwordの数は、p0_rx_st0_data_o バス (T1D3) 内では有効ではありません。

次のTLPは、セグメント1の次のクロックサイクルで到着し、セグメント0で終了します。

図 29.  Avalon® Streaming RXインターフェイスのタイミング
レベル 2 の表題