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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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3.3.3. ハードIPリコンフィグレーション・インターフェイス
このインターフェイスの信号の詳細については、ハードIPリコンフィグレーション・インターフェイス のセクションを参照してください。
PCIe標準機能構造体の大部分は、Rタイル Avalon® -ST IPの外にあるアプリケーション・ロジックに実装されています。
ただし、次のPCIe機能構造体は、RタイルAvalon Streaming IP内に実装されています。
- 電源管理機能構造体
- PCI Express機能構造体の一部は、Rタイル内に実装されていますが、その構造体内にある次のレジスターは、アプリケーション・ロジックによって実装する必要があります。
- PCI Express Capability List レジスター
- PCI Express Capabilitiesレジスター
- Device Capabilitiesレジスター
- Device Controlレジスター
- Device Statusレジスター
- セカンダリーPCI Express拡張機能構造体
- データリンク機能拡張機能構造体
- 物理層16.0GT/sおよび32.0GT/s拡張機能構造体
- レシーバー拡張機能構造体でのレーン・マージニング
- 高度なエラー報告の拡張機能構造体
アプリケーションからPCIeコントローラー・レジスターへのアクセスは、ハードIPリコンフィグレーション・インターフェイスを介してのみ可能です。
機能 | 備考 |
---|---|
Power Management Capability | PCI-PMエントリーをトリガーするため、ライトバックが必要です。 |
PCI Express Capability | すべてのPCIe機能、コントロール、およびステータスレジスターは、デバイスをコンフィグレーションするためのものです。ライトバックが必要です。 |
Secondary PCI Express Capability | デバイスのコンフィグレーションには、Secondary PCIe Capabilityが必要です。 |
Data Link Feature Extended Capability | Data Link Capabilityはデバイス固有です。 |
Physical Layer 16.0GT/s Extended Capability | Physical Layer 16G Capabilityはデバイス固有です。 |
Lane Margining at the Receiver Extended Capability | Margining Extended Capabilityはデバイス固有です。 |
Advanced Error Reporting Capability | TLPバイパスには、エラー・ステータス・レジスターへのライトバックが必要です。 |