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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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3.3.1. 概要
TLPバイパス機能がイネーブルされている場合、Rタイル Avalon® -ST IPでは、受信したTLPの処理を内部で行わないで、ユーザー・アプリケーションに出力します。これにより、アプリケーションは、カスタム・トランザクション層を実装できます。
TLPバイパスモードでは、同じ Avalon® Streamingインターフェイスが使用されます。これには、通常のTXおよびRXインターフェイスのほか、フロー・コントロール・インターフェイスが含まれ、これにより対応するクレジットを処理します。さらに、トランザクション層の大部分はバイパスされますが、Lite Transaction Layerはアクティブのままです。Lite Transaction Layerは、 ハードIPリコンフィグレーション・インターフェイス を介してアプリケーション・ロジックとインターフェイスし、リンク動作に関連する一連のPCIeレジスターにアクセスします。このレジスターは、Rタイル Avalon® Streaming IPに引き続き実装されます。このレジスターのセットは、次の図では、Lite PCIe Configuration Spaceと表記しています。このレジスターの詳細については、ハードIPリコンフィグレーション・インターフェイスを参照してください。
図 20. TLPバイパスモードでのRタイル Avalon® -ST IP
TLPバイパスモードでは、Rタイルは自律型ハードIP機能をサポートします。この機能では、FPGAファブリックがユーザーモードに入る前にコンフィグレーション・アクセスに応答し、CRSコードを使用して完了します。
TLPバイパスモードでは、PCIeハードIPによるECRCの生成/チェックは行われないことに注意してください。ただし、受信したTLPにECRCがある場合は、IPをイネーブECRCTLPバイパスモードでは、PCIeハードIPによるECRCの生成/チェックは行われないことに注意してください。ただし、受信したTLPにECRCがある場合は、IPをイネーブ
注: TLPバイパスモードでは、CvPの初期化と更新はサポートされていません。