PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

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ID 683501
日付 10/07/2022
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ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

6.1.3. データ転送とパフォーマンスの問題のデバッグ

PCIeリンクによってデータの送信が停止する原因には、多くの理由が考えられます。PCI Express Base Specificationで定義している3種類のエラーについて、次の表で説明します。

表 105.  PCI Express Base Specificationで定義しているエラーの種類
種類 主な担当エージェント 説明
Correctable ハードウェア 訂正可能エラーはシステムのパフォーマンスに影響を与える可能性がありますが、データの整合性は維持されます。
Uncorrectable、Non-fatal デバイス・ソフトウェア 訂正不可能で非致命的なエラーの定義は、データが失われるが、システム・インテグリティーは維持されるエラーです。例えば、ファブリックは特定のTLPを失う可能性がありますが、それでも問題なく機能します。
Uncorrectable、Fatal システム・ソフトウェア エラーがデータの損失やシステム障害によって生成された場合は、訂正不可能で致命的であると見なされます。ソフトウェアでは、このようなエラーの処理方法、つまり、リンクをリセットするか、他の手段を実装して問題を最小限に抑えるかを決定しなければなりません。
表 106.  Correctable Error Status Register (AER)
観察内容 問題 解決方法
レシーバー・エラー・ビットが設定された

物理層エラー: 考えられる原因は、レーンがL0にあるときのPCSエラー、コントロール・シンボルを間違ったレーンで受信した、リンクがL0からリカバリーステートに移行する際のシグナル・インテグリティーの問題です。

 コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスとリンク・トレーニング・デバッグ・フローのフローチャートを使用して、エラーに関する詳細情報を取得します。
不良DLLPビットが設定された

データリンク層エラー: CRC検証が失敗したときに発生する場合があります。

 コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
不良TLPビットが設定された データリンク層エラー: LCRC検証が失敗した場合、またはシーケンス番号エラーが発生した場合に発生する場合があります。 コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
Replay_num_rolloverビットが設定された データリンク層エラー: 考えられる原因は、TLPを送信したが4回連続で成功しなかった (ACKがなかった) ことです。 コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
リプレイ・タイマー・タイムアウト・ステータス・ビットが設定された

データリンク層エラー: 考えられる原因は、ACKまたはNAKの受信が、送信されたTLPのタイムアウト期間内に行われなかったことです。

 コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
アドバイザリー (非致命的) トランザクション層エラー: 考えられる原因は、優先度の高い訂正不可能なエラーが検出されたことです。  
訂正済み内部エラービットが設定された トランザクション層エラー: 考えられる原因は、内部ハードIP RAMのECCエラーです。 エラー・インターフェイス、コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイスとDBIレジスターを使用して、エラーに関する詳細情報を取得します。
表 107.  Uncorrectable Error Status Register (AER)
観察内容 問題 解決方法
データ・リンク・プロトコル・エラー データリンク層エラー: 考えられる原因は、トランスミッターが受信したACK/NAKのSeq IDが、未確認のTLPまたはACKシーケンス番号に対応していないことです。 コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
サプライズ・ダウン・エラー データリンク層エラー: 考えられる原因は、link_up_o がL0中にデアサートされたことです。これは、予期せぬ物理層リンクのダウンが発生することを示します。 エラー・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイス、およびDBIレジスターを使用して、エラーに関する詳細情報を取得します。
フロー・コントロール・プロトコル・エラー

トランザクション層エラー: 考えられる原因は、レシーバーによる報告が、許可されたクレジット制限を超えていることです。

このエラーが発生するのは、コンポーネントが200μsの制限のある更新されたフロー・コントロール・クレジットを受け取らない場合です。

 TX/RXフロー・コントロール・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
ポイズニングされたTLPを受信した トランザクション層エラー: 考えられる原因は、受信したTLPにEPビットが設定されていることです。 エラー・インターフェイス、コンフィグレーション出力インターフェイス、コンフィグレーション・インターセプト・インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得し、適切なアクションを決定します。
コンプリーションのタイムアウト トランザクション層エラー: 考えられる原因は、コンプリーションの受信が、ノンポステッド・リクエストが送信された後の必要な時間内に行われなかったことです。 エラー・インターフェイス、コンプリーション・タイムアウト・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
コンプリーションの中止 トランザクション層エラー: 考えられる原因は、コンプリーターによるリクエストの実行が、リクエスターの問題またはコンプリーターの障害が理由でできないことです。 コンフィグレーション出力インターフェイス、エラー・インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
予期せぬコンプリーション

トランザクション層エラー: 考えられる原因は、リクエスターが受信したコンプリーションが、コンプリーションを待機しているリクエストと一致しないことです。

TLPは、ハードIPによって削除され、アプリケーション層には表示されません。

 コンフィグレーション出力インターフェイス、エラー・インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
レシーバーのオーバーフロー

トランザクション層エラー: 考えられる原因は、レシーバーが受信するTLPが、使用可能な受信バッファースペースを超えていることです。

TLPは、ハードIPによって削除され、アプリケーション層には表示されません。

 TX/RXフロー・コントロール・インターフェイス、エラー・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
不正な形式のTLP

トランザクション層エラー: 考えられる原因は、受信したTLPヘッダーのエラーです。

TLPは、ハードIPによって削除され、アプリケーション層には表示されません。

 エラー・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
ECRCエラー

トランザクション層エラー: 考えられる原因は、TLPが不正な形式ではなく、LCRCチェックが有効であるにもかかわらず、レシーバーでのECRCチェックが失敗したことです。

ハードIPブロックでは、このTLPを自動的に処理します。TLPがノンポステッド・リクエストである場合、ハードIPブロックによって、コンプリーター・アボート・ステータスの完了が生成されます。TLPはハードIPによって削除され、アプリケーション層には表示されません。

 コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
サポートされていないリクエスト

トランザクション層エラー: 考えられる原因は、コンプリーターがリクエストを実行できないことです。

TLPは、ハードIPブロックで削除され、アプリケーション層には表示されません。TLPがノンポステッド・リクエストである場合、ハードIPブロックにより生成されるコンプリーションをは、サポートされていないリクエストステータスになります。

 コンフィグレーション出力インターフェイス、エラー・インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
ACS違反 トランザクション層エラー: 考えられる原因は、受信したポステッドまたはノンポステッド・リクエストのアクセス制御エラーです。 コンフィグレーション出力インターフェイス、エラー・インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
訂正不可能な内部エラー トランザクション層エラー: 考えられる原因は、ハードウェアによって訂正できない内部エラーです。 エラー・インターフェイス、コンフィグレーション出力インターフェイス、またはハードIPリコンフィグレーション・インターフェイス、およびDBIレジスターを使用して、エラーに関する詳細情報を取得します。
アトミックエグレスがブロックされた   エラー・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
TLPプリフィクスがブロックされた EPまたはRPのみ エラー・インターフェイス、コンフィグレーション出力インターフェイス、ハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。
ポイズニングされたTLPエグレスがブロックされた EPまたはRPのみ エラー・インターフェイス、コンフィグレーション出力インターフェイス、コンフィグレーション・インターセプト・インターフェイス、およびハードIPリコンフィグレーション・インターフェイスを使用して、エラーに関する詳細情報を取得します。

セクションの内容
Advanced Error Reporting (AER)

レベル 2 の表題