インテルのみ表示可能 — GUID: tpv1612910615250
Ixiasoft
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4.3.5. エラー・インターフェイス
これは、オプションのインターフェイスです。このインターフェイスを使用すると、アプリケーション層からIPコアへのエラー報告や、逆にIPコアからアプリケーション層へのエラー報告ができます。具体的には、アプリケーション層では、app_error_info_i 信号によって定義されるさまざまなタイプのエラーをIPに報告できます。Advanced Error Reporting (AER) の場合、アプリケーション層では、TLPヘッダーとエラー・ログ・リクエストをログに記録するための情報の提供を app_err_* インターフェイス経由で行います。
信号名 | 方向 | 説明 | EP/RP/BP | クロックドメイン |
---|---|---|---|---|
pX_serr_out_o | 出力 | システムエラーが検出されたことを示します。 EPモード: この信号がアサートされるのは、RタイルPCIeハードIPにより、訂正可能/非致命的/致命的エラーのメッセージが送信されたときです。 RPモード: この信号の1クロックサイクルのパルスは、階層内のいずれかのデバイスによってERR_COR、ERR_FATAL、ERR_NONFATALのいずれかのエラーが報告され、関連付けられているイネーブルビットがルート・ポート・コントロール・レジスターで設定されたことを示します。この信号は、内部エラーが検出されたときにもアサートされます。エラーのソースは、ポート・コンフィグレーション・レジスターおよびステータスレジスターのルート・ポート・エラー・ステータス・レジスターに記録されます。 BPモード: トランザクション層またはデータリンク層のエラーがハードIPコアによって検出されると、この信号をトリガーします。詳細情報は、ポート・コンフィグレーション・レジスターおよびステータスレジスターのバイパス・モード・エラー・ステータス・レジスターに記録されます。 すべてのモード: この信号をアサートして、受信データ、またはRタイルハードIPとFPGAコア間のデータ・クロッシングでパリティーエラーが検出されたかどうかを示します。 TXの場合: GUIオプションのEnable byte parity ports on Avalon-ST interfaceをイネーブルすると、パリティーチェックが行われます。そのとき使用するパリティービットは、ポート pX_tx_stN_data_par_i、pX_tx_stN_hdr_par_i、およびpX_tx_stN_prefix_par_i で提供されます。 RXの場合: 受信されるデータに対してRタイルの内部でパリティーチェックが行われます。 さらに、GUIオプションのEnable byte parity ports on Avalon-ST interfaceをイネーブルすると、パリティービットが、ポート pX_rx_stN_data_par_o、pX_rx_stN_hdr_par_o および pX_rx_stN_prefix_par_o で提供されます。それにより、アプリケーション・ロジックでパリティーチェックを追加で実行し、EMIBを通過した後にデータの整合性の検証ができるようになります。 エラーが発生した場合は、ハードIPリコンフィグレーション・インターフェイスを使用してアドレス0x1319を読み出し、エラーの種類に関する追加情報を確認できます。 [0]: rx_correctable_err [1]: rx_uncorrectable_err [2]: rx_parity_err [3]: tx_correctable_err [4]: tx_uncorrectable_err [5]: ハードIP内のデータパスのフロントエンドの tx_parity_err [6]: ハードIP内のデータパスのバックエンドの tx_parity_err |
EP/RP/BP | slow_clk |
pX_app_err_valid_i | 入力 | この信号の1サイクルのパルスは、app_err_info_i、app_err_hdr_i、および app_err_func_num_i のデータがそのサイクルで有効であり、app_err_hdr_i が次の4サイクルで有効であることを示します。 | EP/RP | slow_clk |
pX_app_err_hdr_i[31:0] | 入力 | このバスには、エラーTLPに対するヘッダーおよびTLPプリフィクスの情報が含まれています。 128ビットのヘッダーと32ビットのTLPプリフィクスは、5サイクルでハードIPに送信されます (各クロックサイクルで32ビットの情報が送信されます)。 サイクル1: ヘッダー [31:0] サイクル2: ヘッダー [63:32] サイクル3: ヘッダー [95:64] サイクル4: ヘッダー [127:96] サイクル5: TLPプリフィクス |
EP/RP | slow_clk |
pX_app_err_info_i[13:0] | 入力 |
このエラーバスには、次の情報が含まれています。
|
EP/RP | slow_clk |
x16/x8: pX_app_err_func_num_i[2:0] x4: NA |
入力 | このバスには、エラー有効信号をアサートするファンクションのファンクション番号が含まれています。 | EP/RP | slow_clk |
pX_app_err_ready_o | 出力 | この信号がデアサートされると、エンドポイントが別のメッセージを処理中で、連続したユーザー入力に対してこのマスターを処理できない可能性があることを示します。 | EP/RP | slow_clk |