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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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2.3.1. クロック
PCIeハードIPモードでは、 PCI Express* 向けRタイルAvalon Streaming IPには、プライマリー・クロック・ドメインが4つあります。
- PHYクロックドメイン (= core_clk ドメイン): このクロックは、SerDesパラレルクロックに同期しています。
- EMIB/FPGAファブリック・インターフェイス・クロック・ドメイン (= pld_clk ドメイン): このクロックは、SerDesで使用するものと同じリファレンス・クロック (refclk0) から派生します。ただし、このクロックはスタンドアロンのコアPLLから生成されます。
- インバンド信号用のアプリケーション・クロック・ドメイン (coreclkout_hip): このクロックはRタイルIPからの出力です。また、周波数はRタイルIPと同じです。pld_clk.
- サイドバンド信号用のアプリケーション・クロック・ドメイン (slow_clk): このクロックも、RタイルIPからの出力です。coreclkout_hip を2/4で分周したバージョンです。
図 2. PCIeモードのクロックドメイン
モード | PHYクロック周波数 | アプリケーション・クロック周波数 |
---|---|---|
PCIe Gen1 | 1000MHz | Gen1は、リンクのダウン・トレーニングを介してのみサポートされ、ネイティブではサポートされません。したがって、アプリケーション・クロック周波数は、IP Parameter Editorで選択したコンフィグレーションによって異なります。例えば、Gen3コンフィグレーションを選択すると、アプリケーション・クロック周波数は250MHzから300MHzです。 |
PCIe Gen2 | 1000MHz | Gen2は、リンクのダウン・トレーニングを介してのみサポートされ、ネイティブではサポートされません。したがって、アプリケーション・クロック周波数は、IP Parameter Editorで選択したコンフィグレーションによって異なります。例えば、Gen3コンフィグレーションを選択すると、アプリケーション・クロック周波数は250MHzから300MHzです。 |
PCIe Gen3 | 1000MHz | 250MHz ~ 500MHz (*) |
PCIe Gen4 | 1000 MHz | 250MHz ~ 500MHz (*) |
PCIe Gen5 | 1000MHz | 400MHz ~ 500MHz |
注: (*) アプリケーション・クロック周波数のGen3およびGen4での最高周波数が使用できるデバイスは、OPN番号の末尾にR2またはR3が付いているデバイスに限られます。詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。
注: リンクのダウン・トレーニングのシナリオでは、RタイルがGen3、Gen4またはGen5でコンフィグレーションされ、リンクが低速にダウン・トレーニングされた場合、アプリケーション・クロック周波数は、PLD Clock Frequencyパラメーターで設定されたコンフィグレーション済み周波数で動作を続けます。例えば、PCIe Hard IP ModeパラメーターがGen5 1x16に設定され、PLD Clock Frequencyパラメーターが500MHzに設定されると、PLDクロック周波数は、リンクがGen4以下にダウン・トレーニングされている場合でも、500MHzで動作し続けます。
Rタイルには、パッケージレベルで refclk0 と refclk1 の2つのリファレンス・クロック入力があります。100MHzリファレンス・クロック・ソースをこの2つの入力に接続する必要があります。ポートモードに応じて、1つのクロックソースまたは2つの独立したクロックソースを使用して2つの refclk 入力を駆動します。
1x16および4x4モードでは、次の図で示すように、refclk 入力を単一のクロックソースを使用して (ファンアウト バッファーを介して) 駆動します。
図 3. 1x16および4x4モードで単一の100MHzクロックソースを使用する場合
2x8モードでは、refclk 入力を駆動するには、システム・アーキテクチャーに応じて、前述のように単一の100MHzクロックソースを使用するか、2つの独立した100MHzソース (独立した100MHzクロックソースを2x8モードで使用するを参照) を使用します。例えば、システムの各x8ポートが別々のCPU/Root Complexに接続している場合、 独立したクロックソースを使用して、この refclk 入力を駆動する必要がある場合があります。その場合、ポート0の refclk0 入力は、常に動作している必要があります。これは、EMIBを介してRタイルとFPGAファブリック間のデータ転送を制御するRタイルコアPLLのリファレンス・クロックを供給するためです。このクロックがダウンすると、ポート0のリンクがダウンし、ポート1はFPGAファブリックと通信できなくなります。次に示すガイドラインは、2x8モードで2つの独立した refclk を実装するためのものです。
- リンクが2つの別々のリファレンス・クロックを処理できる場合は、オンボードのフリーランニング・オシレーターを使用して、Rタイルの refclk0 を駆動します。
- リンクで共通のリファレンス・クロックを使用する必要がある場合、PERST# によってこのリファレンス・クロックの安定性を示す必要があります。このリファレンス・クロックがダウンした場合は、Rタイル全体をリセットする必要があります。
図 4. 独立した100MHzクロックソースを2x8モードで使用する