インテルのみ表示可能 — GUID: msn1613079065191
Ixiasoft
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4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
次のタイミング図では、pX_tx_st_ready_o のビヘイビアを示しています。これをデアサートして、PCI Express向けRタイルIPコアへのデータ送信を一時停止し、その後再アサートします。例として、このタイミング図で示しているの、は3サイクルのreadyLatencyです。アプリケーションによる pX_tx_stN_valid_i のデアサートは、pX_tx_st_ready_o の3サイクル後に行われます。readyLatencyの詳しい定義については、 Avalon® インターフェイスの仕様書を参照してください。
pX_tx_st_ready_o と pX_tx_stN_valid_i のデアサート間の最大レイテンシーは16サイクルです。
アプリケーションによる pX_tx_stN_valid_i のデアサートは、readyサイクルの pX_tx_stN_sop_i と pX_tx_stN_eop_i の間には行わないでください。ただし、RタイルPCIe IPからのバックプレッシャーが、pX_tx_st_ready_o のデアサートによって示されている場合は例外です。Readyサイクルの定義については、Avalonインターフェイスの仕様書を参照してください。