PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

ダウンロード PDF
ID 683501
日付 10/07/2022
Public
ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

4.3.1.2.4. RXフロー・コントロール・インターフェイス

RXフロー・コントロール・インターフェイスでは、ポステッド (P)、ノンポステッド (NP)、およびコンプリーション (CPL) トランザクション用のアプリケーションの使用可能なRXバッファー空間に関する情報をPCIeハードIPに提供します。PCIe仕様で指定されているとおりに、使用可能なスペースをクレジット数で報告します。

フロー・コントロール・クレジットは、次のTLPカテゴリーで使用できます。
  • ポステッド (P) トランザクション: 応答を必要としないTLP。
  • ノンポステッド (NP) トランザクション: コンプリーションが必要なTLP。
  • コンプリーション (CPL) トランザアクション: ノンポステッド・トランザクションに応答するTLP。

このIPでの一般的なクレジット・コントロールの実装方法についての詳細は、クレジット・コントロール を参照してください。

注: 一部のシステムでは、ブロードキャスト・メッセージTLPの送信が、PCIe列挙プロセス中にリンクパートナーによって行われます。対応するクレジットを適切に初期化してアプリケーション・ロジックからRタイル Avalon® Streaming IPに返さないと、列挙の問題が発生する可能性があります。この原因は、メッセージTLPとコンフィグレーションTLPに必要なコンプリーションの間の優先順位です。アプリケーション・ロジックでは、受信するTLPに対するRタイル Avalon® Streaming IPに適切なクレジットが返されるように確認する必要があります。
表 51.  トランザクション・タイプの分類
TLPタイプ カテゴリー
メモリー書き込み ポステッド
メモリー読み出し ノンポステッド
メモリー読み出しロック
I/O読み出し
I/O書き込み
コンフィグレーション読み出し
コンフィグレーション書き込み
アトミック操作のフェッチ・アンド・アッド
メッセージ ポステッド
コンプリーション コンプリーション
データを持つコンプリーション
コンプリーション・ロック
データを持つコンプリーション・ロック
表 52.  RXコントロール・インターフェイス信号
信号名 方向 説明 EP/RP/BP クロックドメイン
pX_rx_st_hcrdt_update_i[2:0] (ここでは

X = 0、1、2、3

(IPコア番号)) 		入力

さまざまなタイプのヘッダーでクレジットが使用可能であることを示します。

各ヘッダー (TLPプリフィクスがある場合はそれを含む) で消費するクレジットは1つです。

[0]: ポステッド・ヘッダー (PH)

[1]: ノンポステッド・ヘッダー (NPH)

[2]: コンプリーション・ヘッダー (CPLH)

IPとアプリケーション・ロジックの間で特定のTLPタイプに対する無限クレジットをアドバタイズするには、この信号バス内の対応するビットを1クロックサイクルの間アサートし、クレジット初期化フェーズ中に、pX_rx_st_hcrdt_update_cnt_i 信号バスのターゲットTLPタイプの対応するビットの値を0に設定する必要があります。

EP/RP/BP coreclkout_hip
pX_rx_st_hcrdt_update_cnt_i[5:0] (ここでは

X = 0、1、2、3 (IPコア番号))

 入力

リリースされたクレジットの数を示します。

[1:0]: リリースされたPHクレジットの数

[3:2]: リリースされたNPHクレジットの数

[5:4]: リリースされたCPLHクレジットの数

対応する pX_rx_st_hcrdt_update_i ビット = 1の場合に有効です。

リリースされるクレジットの最大数は3です。

IPとアプリケーション・ロジックの間で特定のTLPタイプに対する無限クレジットをアドバタイズするには、クレジット初期化フェーズ中 (対応するpX_rx_st_hcrdt_update_i 信号ビットを1クロックサイクルの間アサートするとき) に、この信号バス内の対応するビットを0に設定する必要があります。

EP/RP/BP coreclkout_hip
pX_rx_st_hcrdt_init_i[2:0] (ここでは

X = 0、1、2、3 (IPコア番号))

 入力

クレジット初期化インジケーターです。これらの信号は、初期化フェーズの間はHighのままです。HighからLowへの遷移は、クレジット初期化フェーズのコンプリーションを示します。

[0]: PH

[1]: NPH

[2]: CPLH

 EP/RP/BP coreclkout_hip
pX_rx_st_hcrdt_init_ack_o[2:0] (ここでは

X = 0、1、2、3 (IPコア番号))

 出力

ホストがクレジット初期化フェーズの準備ができていることを示します。

[0]: PH

[1]: NPH

[2]: CPLH

 EP/RP/BP coreclkout_hip
pX_rx_st_dcrdt_update_i[2:0] (ここでは

X = 0、1、2、3 (IPコア番号))

 入力

さまざまなタイプのデータでクレジットが使用可能であることを示します。

[0]: ポステッド・データ (PD)

[1]: ノンポステッド・データ (NPD)

[2]: コンプリーション・データ (CPLD)

IPとアプリケーション・ロジックの間で特定のTLPタイプに対する無限クレジットをアドバタイズするには、この信号バス内の対応するビットを1クロックサイクルの間アサートし、クレジット初期化フェーズ中に、pX_rx_st_dcrdt_update_cnt_i 信号バスのターゲットTLPタイプの対応するビットの値を0に設定する必要があります。

EP/RP/BP coreclkout_hip
pX_rx_st_dcrdt_update_cnt_i[11:0] (ここでは

X = 0、1、2、3 (IPコア番号))

 入力

リリースされたクレジットの数を示します。

[3:0]: リリースされたPDクレジットの数

[7:4]: リリースされたNPDクレジットの数

[11:8]: リリースされたCPLDクレジットの数

対応する pX_rx_st_hcrdt_update_i ビット = 1の場合に有効です。

リリースされるクレジットの最大数は15です。

IPとアプリケーション・ロジックの間で特定のTLPタイプに対する無限クレジットをアドバタイズするには、クレジット初期化フェーズ中 (対応するpX_rx_st_hcrdt_update_i 信号ビットを1クロックサイクルの間アサートするとき) に、この信号バス内の対応するビットを0に設定する必要があります。

注: 最初のRX NPDクレジットは、最大ペイロードサイズ以上である必要があります。
EP/RP/BP coreclkout_hip
pX_rx_st_dcrdt_init_i[2:0] (ここでは

X = 0, 1, 2, 3 (IPコア番号))

 入力

クレジット初期化インジケーターです。これらの信号は、初期化フェーズの間はHighのままです。HighからLowへの遷移は、クレジット初期化フェーズの完了を示します。

[0]: PD

[1]: NPD

[2]: CPLD

 EP/RP/BP coreclkout_hip
pX_rx_st_dcrdt_init_ack_o[2:0] (ここでは

X = 0、1、2、3

(IPコア番号)) 		出力

ホストがクレジット初期化フェーズの準備ができていることを示します

[0]: PD

[1]: NPD

[2]: CPLD

 EP/RP/BP coreclkout_hip
レベル 2 の表題