インテルのみ表示可能 — GUID: uyd1613172211462
Ixiasoft
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4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
FLRを使用すると、特定の物理/仮想ファンクションをリセットする際に、他の物理/仮想ファンクションや、そのファンクションが共有しているリンクに影響を与えません。このインターフェイスが存在するのは、EPモード (x16/x8コンフィグレーションの場合) のみです。
信号名 | 方向 | 説明 | EP/RP/BP | クロックドメイン |
---|---|---|---|---|
pX_flr_rcvd_pf_o[7:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
出力 | パルスベースの信号です。この信号は、アサートされると、関連付けられているファンクションに対してpX_flr_completed_pf_num_i[2:0] がアプリケーション層によってHighに設定されるまで、Highに保たれます。アプリケーション層では、必要なアクションを実行し、リセットされるファンクションに関連付けられている保留中のトランザクションをクリアする必要があります。また、アプリケーション層では pX_flr_completed_pf_num_i[2:0] をアサートして、FLRアクションを完了し、PFを再度イネーブルする準備ができていることを示す必要があります。 | EP | slow_clk |
pX_flr_rcvd_vf_o (ここでは X = 0、1、2、3 (IPコア番号)) |
出力 | この信号の1サイクルのパルスは、VFをターゲットとするホストからFLRを受信したことを示します。 |
EP | slow_clk |
pX_flr_rcvd_pf_num_o[2:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
出力 | FLRを実行中のVFの親PF番号です。 | EP | slow_clk |
pX_flr_rcvd_vf_num_o[10:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
出力 | FLRを実行中のVFのVF番号オフセットです。 | EP | slow_clk |
pX_flr_completed_pf_i[7:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
入力 | PFごとに1ビットです。任意のビットの1サイクルのパルスは、アプリケーションが、対応するPFのFLRシーケンスを完了し、イネーブルの準備ができていることを示します。 |
EP | slow_clk |
pX_flr_completed_vf_i (ここでは X = 0、1、2、3 (IPコア番号)) |
入力 | アプリケーションからの1サイクルのパルスにより、VFを再度イネーブルします。 | EP | slow_clk |
pX_flr_completed_pf_num_i[2:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
入力 | 再イネーブルするVFの親PF番号です。 | EP | slow_clk |
pX_flr_completed_vf_num_i[10:0] (ここでは X = 0、1、2、3 (IPコア番号)) |
入力 | 再イネーブルするVFのVF番号オフセットです。 | EP | slow_clk |
pX_flr_completed_ready_o (ここでは X = 0、1、2、3 (IPコア番号)) |
出力 | 値0は、前のメッセージが保留中であることを示します。pX_flr_completed_ready_o = 0の場合は、完了済みの新しいFLRを保持する必要があります。 |
EP | slow_clk |