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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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2.3. PCIeハードIPモード
このモードでは、PCIeハードIPの4つのコア (x16コア1個、x8コア1個、およびx4コア2個) をコンフィグレーションして、次のトポロジーをサポートすることができます。
コンフィグレーション・モード | ネイティブIPモード | エンドポイント (EP) / ルートポート (RP) / TLPバイパス (BP) | アクティブコア |
---|---|---|---|
Configuration Mode 0 | Gen3 x16、Gen4 x16、またはGen5 x16 | EP/RP/BP | x16 |
Configuration Mode 1 | Gen3 x8/Gen3 x8、Gen4 x8/Gen4 x8、またはGen5 x8/Gen5 x8 | EP/RP/BP | x16、x8 |
Configuration Mode 2 | Gen3 x4/Gen3 x4/Gen3 x4/Gen3 x4、Gen4 x4/Gen4 x4/Gen4 x4/Gen4 x4、またはGen5 x4/Gen5 x4/Gen5 x4/Gen5 x4 | EP/RP/BP | x16、x8、x4_0、x4_1 |
Configuration Mode 3 | PIPE Direct (最大16チャネル) | 非該当 | なし |
Configuration Mode 0では、x16コアのみがアクティブになり、x16モードで動作します (Gen3、Gen4、またはGen5の場合) 。
Configuration Mode 1では、x16コアとx8コアがアクティブになり、Gen3 x8コア2個、Gen4 x8コア2個、またはGen5 x8コア2個として動作します。
注: Configuration Mode 1で、x8分岐ポートのうち1つだけを使用する場合は、他の分岐ポートのレーンが物理的に接続されていないことを確認してください。両方のx8分岐ポートをx16ルートポート/スイッチデバイスに接続する場合、どのx8ポートがトレーニングされるかは不確定的です。
Configuration Mode 2では、4つのコア (x16、x8、x4_0、x4_1) すべてがアクティブになり、Gen3 x4コア4個、Gen4 x4コア4個、またはGen5 x4コア4個として動作します。
注: Configuration Mode 2では、 インテル® Quartus® Primeの22.1リリースの場合、x4_0コアは、OPNにR2またはR3がないデバイスではディスエーブルされます。これらのデバイスでは、Configuration Mode 2のアクティブなx4コアの最大数は3個です (これらのアクティブなコアは、x16、x8、およびx4_1コアです。すべてx4コアとしてコンフィグレーションされます)。ただし、デバイスのOPN番号の末尾にR2またはR3が付いている場合、Configuration Mode 2では、x16、x8、x4_1、およびx4_0コアはすべてアクティブになり、サポートできます。OPN番号の詳細については、 インテル® Agilex™ FPGA & SoCデバイスの概要を参照してください。
各コアには、ユーザーロジックに対する独自の Avalon® -STインターフェイスがあります。FPGAファブリックに公開されるIPからユーザーロジックへのインターフェイスの数は、コンフィグレーション・モードによって異なります。