PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイド

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ID 683501
日付 10/07/2022
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ドキュメント目次
ドキュメント目次 x
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて 2. IPアーキテクチャーおよび機能の説明 3. 高度な機能 4. インターフェイス 5. パラメーター 6. トラブルシューティング/デバッグ 7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ 8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴 A. コンフィグレーション・スペース・レジスター B. ルートポートの列挙 C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて x
1.1. 概要 1.2. 機能 1.3. リリース情報 1.4. デバイスファミリーのサポート 1.5. パフォーマンスおよびリソース使用率 1.6. IPコアのサポートレベル
1.1. 概要 x
1.1.1. 規格および仕様の準拠
1.2. 機能 x
1.2.1. マルチ・ファンクションおよび仮想化機能
2. IPアーキテクチャーおよび機能の説明 x
2.1. 概要 2.2. Bias Temperature Instability (BTI) Protectionモード 2.3. PCIeハードIPモード 2.4. PIPE Directモード
2.3. PCIeハードIPモード x
2.3.1. クロック 2.3.2. リセット 2.3.3. PCI Expressプロトコルスタック
2.3.2. リセット x
2.3.2.1. 単一のPERST 2.3.2.2. 独立したPERST
2.3.2.2. 独立したPERST x
2.3.2.2.1. 独立したPERSTを使用する場合のREFCLKおよびPERSTのガイドライン
2.3.3. PCI Expressプロトコルスタック x
2.3.3.1. PMA/PCS 2.3.3.2. Data Link Layer Overview 2.3.3.3. トランザクション層の概要
2.3.3.3. トランザクション層の概要 x
2.3.3.3.1. Deferrable Memory Write (DMWr)
2.4. PIPE Directモード x
2.4.1. クロック 2.4.2. リセット 2.4.3. PIPE層
3. 高度な機能 x
3.1. PCIeポート分岐およびPHYチャネルマッピング 3.2. 仮想化サポート 3.3. TLPバイパスモード
3.2. 仮想化サポート x
3.2.1. SR-IOVのサポート 3.2.2. VirtIOのサポート
3.2.1. SR-IOVのサポート x
3.2.1.1. SR-IOVがサポートする機能のリスト 3.2.1.2. 実装 3.2.1.3. VFからPFへのマッピング 3.2.1.4. Function Level Reset (FLR)
3.2.1.2. 実装 x
3.2.1.2.1. VFエラー・フラグ・インターフェイス (x16/x8コアのみ)
3.2.2. VirtIOのサポート x
3.2.2.1. VirtIOでサポートされる機能の一覧 3.2.2.2. 概要 3.2.2.3. パラメーター 3.2.2.4. VirtIO PCIコンフィグレーション・アクセス・インターフェイス 3.2.2.5. レジスター
3.2.2.5. レジスター x
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012) 3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013) 3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014) 3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015) 3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016) 3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017) 3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018) 3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019) 3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A) 3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F) 3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030) 3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031) 3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032) 3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033) 3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034) 3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035) 3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036) 3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037) 3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038) 3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039) 3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A) 3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
3.3. TLPバイパスモード x
3.3.1. 概要 3.3.2. TLPバイパスモードのレジスター設定 3.3.3. ハードIPリコンフィグレーション・インターフェイス 3.3.4. Avalon® Streamingインターフェイス
3.3.2. TLPバイパスモードのレジスター設定 x
3.3.2.1. TLPBYPASS_ERR_EN (アドレス0x1314) 3.3.2.2. TLPBYPASS_ERR_STATUS (アドレス0x1310)
3.3.4. Avalon® Streamingインターフェイス x
3.3.4.1. コンフィグレーションTLP 3.3.4.2. 送信インターフェイス 3.3.4.3. 受信インターフェイス 3.3.4.4. 不正な形式のTLP 3.3.4.5. ECRC
4. インターフェイス x
4.1. クロックおよびリセット 4.2. シリアル・データ・インターフェイス 4.3. PCI Expressモード 4.4. PIPE Directモード
4.1. クロックおよびリセット x
4.1.1. クロック 4.1.2. リセット
4.3. PCI Expressモード x
4.3.1. Avalon® Streamingインターフェイス 4.3.2. 精密時間測定インターフェイス (エンドポイントのみ) 4.3.3. 割り込みインターフェイス 4.3.4. ハードIPリコンフィグレーション・インターフェイス 4.3.5. エラー・インターフェイス 4.3.6. コンプリーション・タイムアウト・インターフェイス 4.3.7. コンフィグレーション・インターセプト・インターフェイス 4.3.8. パワー・マネジメント・インターフェイス 4.3.9. ハードIPステータス・インターフェイス 4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ) 4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ) 4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ) 4.3.13. 汎用VSECインターフェイス
4.3.1. Avalon® Streamingインターフェイス x
4.3.1.1. Avalon® Streaming RXおよびTXインターフェイスのTLPヘッダーとデータ・アライメント 4.3.1.2. クレジット・コントロール 4.3.1.3. Avalon® Streaming RXインターフェイス 4.3.1.4. Avalon® Streaming TXインターフェイス 4.3.1.5. タグの割り当て
4.3.1.2. クレジット・コントロール x
4.3.1.2.1. クレジット・インターフェイス: データとヘッダー 4.3.1.2.2. クレジットの初期化 4.3.1.2.3. クレジット更新/リリース 4.3.1.2.4. RXフロー・コントロール・インターフェイス 4.3.1.2.5. TXフロー・コントロール・インターフェイス
4.3.1.4. Avalon® Streaming TXインターフェイス x
4.3.1.4.1. Avalon® Streaming TXインターフェイスの pX_tx_st_ready_o のビヘイビア
4.3.1.5. タグの割り当て x
4.3.1.5.1. コンプリーション・バッファーのサイズ
4.3.3. 割り込みインターフェイス x
4.3.3.1. レガシー割り込み 4.3.3.2. MSI 4.3.3.3. MSI-X
4.3.3.3. MSI-X x
4.3.3.3.1. MSI-X割り込みの実装
4.3.8. パワー・マネジメント・インターフェイス x
4.3.8.1. D3Hotの開始 4.3.8.2. D3Hotの終了 4.3.8.3. D3Coldの開始 4.3.8.4. D3Coldの終了
4.3.8.2. D3Hotの終了 x
4.3.8.2.1. ホストによって開始されたD3Hotの終了 4.3.8.2.2. EPによって開始されたD3Hotの終了
4.4. PIPE Directモード x
4.4.1. データ信号 4.4.2. コマンドおよびステータス信号 4.4.3. メッセージバス信号 4.4.4. デスキュー信号 4.4.5. PIPE Directのリセットシーケンス 4.4.6. PIPE Directの速度変更 4.4.7. PIPEレーンのリセット・スタガリング 4.4.8. PIPE Directモードでの未使用レーン
4.4.1. データ信号 x
4.4.1.1. 送信信号 4.4.1.2. 受信信号
4.4.4. デスキュー信号 x
4.4.4.1. MAC to PHY (M2P) 信号 4.4.4.2. PHY to MAC (P2M) 信号
5. パラメーター x
5.1. トップレベルの設定 5.2. コア・パラメーター
5.2. コア・パラメーター x
5.2.1. Avalonのパラメーター 5.2.2. ベース・アドレス・レジスター 5.2.3. PCI Express / PCI Capabilitiesのパラメーター
5.2.3. PCI Express / PCI Capabilitiesのパラメーター x
5.2.3.1. Deviceの機能 5.2.3.2. VirtIOのパラメーター 5.2.3.3. Linkの機能 5.2.3.4. Legacy Interrupt Pin Register 5.2.3.5. MSI機能 5.2.3.6. MSI-Xの機能 5.2.3.7. Slotの機能 5.2.3.8. Latency Tolerance Reporting (LTR) 5.2.3.9. Process Address Space ID (PASID) 5.2.3.10. Device Serial Numberの機能 5.2.3.11. Page Request Service (PRS) 5.2.3.12. Access Control Service (ACS) 5.2.3.13. Power Management 5.2.3.14. Vendor Specific Extended Capability (VSEC) Register 5.2.3.15. TLP Processing Hints (TPH) 5.2.3.16. Address Translation Services (ATS) の機能 5.2.3.17. Precision Time Management (PTM)
6. トラブルシューティング/デバッグ x
6.1. ハードウェアのデバッグ 6.2. オペレーティング・システムのツールおよびユーティリティー 6.3. Signal Tap Logic Analyzer 6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ 6.5. デバッグ・アクティビティーに使用できるその他のインターフェイス 6.6. デバッグ・ツールキット
6.1. ハードウェアのデバッグ x
6.1.1. リンク・トレーニングの問題のデバッグ 6.1.2. デバイス列挙の問題のデバッグ 6.1.3. データ転送とパフォーマンスの問題のデバッグ
6.1.3. データ転送とパフォーマンスの問題のデバッグ x
6.1.3.1. Advanced Error Reporting (AER)
6.2. オペレーティング・システムのツールおよびユーティリティー x
6.2.1. lspci ユーティリティーを使用したネゴシエーション済みのリンク速度の読み出し
6.4. ハードIPリコンフィグレーション・インターフェイスを使用したデバッグ x
6.4.1. ハードIPリコンフィグレーション・インターフェイスを使用したECRCおよびLCRCエラーカウントのイネーブルおよび読み出し
6.6. デバッグ・ツールキット x
6.6.1. 概要 6.6.2. RタイルDebug Toolkitのイネーブル 6.6.3. RタイルDebug Toolkitの起動 6.6.4. RタイルDebug Toolkitの使用
6.6.4. RタイルDebug Toolkitの使用 x
6.6.4.1. Rタイルの情報 6.6.4.2. イベントカウンター 6.6.4.3. コンフィグレーション・スペース
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装 x
C.1. 変換済み/未変換リクエストの送信 C.2. エンドポイント (EP) からルート・コンプレックス (RC) へのページ・リクエスト・メッセージの送信 C.3. リクエスト/コンプリーションの無効化
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送 x
D.1. EP TLPバイパスモード (アップストリーム) D.2. RC TLPバイパスモード (ダウンストリーム)
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送

4.3.1.5.1. コンプリーション・バッファーのサイズ

PCIe向けRタイルハードIPでは、各PCIeコアのヘッダーとデータに対するコンプリーション (Cpl) バッファーを実装します。エンドポイント・モードで、コンプリーション・クレジットが無限大の場合、ユーザー・アプリケーションでは、未処理のリクエストの数を管理して、オーバーフローやコンプリーションの損失を防ぐ必要があります。

表 57.  コンプリーション・バッファーのサイズ
コンプリーション・バッファー R0/R1サフィックスOPN R2/R3サフィックスOPN
深さ 幅 深さ 幅
ポート0 Cplヘッダー 572 非該当 1444 非該当
ポート0 Cplデータ 2016 512 2016 512
ポート1 Cplヘッダー 572 非該当 1144 非該当
ポート1 Cplデータ 2016 256 2016 256
ポート2 Cplヘッダー 286 非該当 572 非該当
ポート2 Cplデータ 1730 128 2016 128
ポート3 Cplヘッダー 286 非該当 572 非該当
ポート3 Cplデータ 1730 128 2016 128

アプリケーション層では、十分なコンプリーション・バッファーのエントリーがある場合、リクエストを送信する必要があります。メモリー読み出しリクエストの場合、コンプリーターにより、1つの読み出しリクエストの応答を複数のコンプリーションに分割することが許可されています。そのため、アプリケーション層では、返される可能性のある最大のコンプリーションを考慮する必要があります。

次の表で示す例は、メモリー読み出しリクエストのサイズとRead Completion Boundary (RCB) コンフィグレーションに応じて必要なコンフィグレーション・バッファー・エントリーの量です。

表 58.  コンフィグレーション・バッファー・エントリーの例
メモリー読み出しリクエストの例 必要なコンプリーション・バッファー・エントリー
ポート0 ポート1 ポート2/3
ヘッダー データ ヘッダー データ ヘッダー データ
メモリー読み出しリクエストのアドレスが1_0000hで、長さがC0hバイト (10進数で192) の場合、その完了には、RCB値が64バイトのルート・コンプレックスを使用します。次のコンプリーションの組み合わせのいずれか1つを使用します (バイト)。
  • 192
  • 128、64
  • 64、128
  • 64、64、64 → コンプリーションの最大数
3 3 3 6 3 12
メモリー読み出しリクエストのアドレスが1_0000hで、長さがC0hバイト (10進数で192) の場合、その完了には、RCB値が128バイトのルート・コンプレックスを使用します。次のコンプリーションの組み合わせのいずれか1つを使用します (バイト)。
  • 192
  • 128、64 → コンプリーションの最大数
2 3 2 6 2 12
メモリー読み出しリクエストのアドレスが1_0020hで、長さが100h バイト (10進数で256) の場合、その完了には、RCB値が64バイトのルート・コンプレックスを使用します。次のコンプリーションの組み合わせのいずれか1つを使用します (バイト)。
  • 256
  • 32、224
  • 32、64、160
  • 32、64、64、96
  • 32、64、64、64、32 → コンプリーションの最大数
  • 32、64、128、32
  • 32、128、96
  • 32、128、64、32
  • 96、160
  • 96、128、32
  • 96、64、96
  • 96、64、64、32
  • 160、96
  • 160、64、32
  • 224、32
 5 4 5 8 5 16

上の表に示した例に基づいて、次に示すアプリケーション・ロジックによってコンプリーション・バッファー・エントリーを追跡し、PCIe向けRタイルIPへのNPリクエストをスケジュールするための推奨フローでは、アプリケーション・ロジック内のコンプリーション・バッファー・エントリーを追跡し、それに基づいて、PCI Express向けインテルFPGA RタイルIPに対するノンポステッド (NP) リクエストをスケジュールします。

説明のために、アプリケーション・ロジックによってコンプリーション・バッファー・エントリーを追跡し、PCIe向けRタイルIPへのNPリクエストをスケジュールするための推奨フローで示しているPCIe Express向けインテルFPGA RタイルIPは、コンフィグレーション・モード0 (1x16) でコンフィグレーションされています。また、アプリケーション・ロジックによって、192バイトのメモリー読み出しをリクエストし、リンクパートナーからの応答で192バイトの単一のコンプリーションを取得します。

フローは次のとおりです。
  1. dl_up 信号がLowからHighになると、アプリケーション・ロジックでは、使用可能なコンプリーション・バッファー・エントリーの初期化を行います。これは、上記のCPLバッファーサイズの表 (コンプリーション・バッファー・サイズ) に基づいて行われます。
  2. アプリケーション・ロジックの送信キューにNPリクエストが追加されると、コンプリーション追跡ロジックでは、リクエストに必要なコンプリーション・バッファー・エントリーを計算します。このとき、受信可能なコンプリーションの最大数を考慮に入れます。この例では、64バイトのコンプリーションが3つです。 (コンプリーション・バッファー・エントリーの例の表と例を参照してください。）
  3. コンプリーション追跡ロジックでは、必要なコンプリーション・バッファー・エントリーと使用可能なコンプリーション・バッファー・エントリーを照合します。
  4. 使用可能なバッファーエントリーが十分にある場合、アプリケーション・ロジックでは、メモリー読み出しリクエストの送信をスケジュールします。
    1. コンプリーション追跡ロジックでは、使用可能なコンプリーション・ヘッダー・バッファー・エントリーを更新します。
    2. コンプリーション追跡ロジックでは、使用可能なコンプリーション・バッファー・エントリーを更新します。
  5. PCI Express向けインテルFPGA RタイルIPでは、NP TLPをリンクパートナーに送信します。
  6. リンクパートナーでは、メモリー読み出しリクエストに応答します。このときデータペイロードが192Bの単一のコンプリーションを使用します。
  7. コンプリーション・パケットを、アプリケーション層のRXキューで受信すると、
    1. コンプリーション追跡ロジックでは、使用可能なコンプリーション・ヘッダー・バッファー・エントリーを更新します。
    2. コンプリーション追跡ロジックでは、使用可能なコンプリーション・データ・バッファー・エントリーを更新します。
  8. コンプリーション追跡ロジックでは、元のNPリクエストが完全に完了し、コンプリーションを受信したかどうかを確認します。
    1. リクエストが完了している場合、コンプリーション追跡ロジックでは、使用可能なコンプリーション・バッファー・エントリーの調整を行います。このとき、以前にリクエストに割り当てられた未使用のエントリーを使用します。
    2. ステップ8および8aで複数のコンプリーションがあった場合、コンプリーション追跡ロジックでは、コンプリーション・バッファー・エントリーを更新します。これは、受信した各コンプリーションTLPに対して行われます。
図 32. アプリケーション・ロジックによってコンプリーション・バッファー・エントリーを追跡し、PCIe向けRタイルIPへのNPリクエストをスケジュールするための推奨フロー

レベル 2 の表題