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Ixiasoft
1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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B. ルートポートの列挙
この章では、フローチャートを示して、ルートポートの列挙プロセスについて説明します。
列挙の目的は、システム内で接続しているすべてのデバイスを検出し、接続しているデバイスごとに必要なレジスターを設定し、アドレス範囲を割り当てることです。
列挙プロセスの最後に、ルートポート (RP) により次のレジスターを設定する必要があります。
- プライマリー・バス、セカンダリー・バス、および従属バスの番号
- メモリーベースと制限
- IOベースとIO制限
- 最大ペイロードサイズ
- メモリー・スペース・イネーブル・ビット
エンドポイント (EP) には、次のレジスターをRPによって設定することも必要です。
- マスター・イネーブル・ビット
- BARアドレス
- 最大ペイロードサイズ
- メモリー・スペース・イネーブル・ビット
- 重大度ビット
次の図では、接続デバイスのツリーの例を示しています。これは、次に示すフローチャートのベースになります。
図 62. システム例の接続デバイスのツリー
図 63. ルートポート列挙のフローチャート
図 64. ルートポート列挙のフローチャート (続き)
図 65. ルートポート列挙のフローチャート (続き)
注意:
- Vendor IDおよびDevice IDの情報は、HeaderType 0とHeaderType 1の両方のオフセット0x00hにあります。
- PCIe Gen4の場合、Header Typeは、オフセット0x0Eh (2番目のDW) にあります。ビット0が1に設定されている場合、デバイスがブリッジであることを示します。それ以外の場合はEPです。ビット7が0に設定されている場合、これはシングル・ファンクション・デバイスであることを示します。それ以外の場合は、マルチ・ファンクション・デバイスです。
- RPおよび非RPデバイスの機能レジスターのリスト:
- 0x34h – 機能ポインターです。このレジスターを使用して、ファンクションによって実装される機能のリンクリストを指し示します。
- RPの機能ポインター
- アドレス40 - 電源管理機能IDを識別します。
- アドレス50 - MSI機能IDを識別します。
- アドレス70 - PCI Express機能構造体を識別します。
- 非RPの機能ポインター
- アドレス40 - 電源管理機能IDを識別します。
- アドレス70 - PCI Express機能構造体を識別します。
- RPの機能ポインター
- 0x34h – 機能ポインターです。このレジスターを使用して、ファンクションによって実装される機能のリンクリストを指し示します。
- EPには、プライマリー、セカンダリー、および従属バス番号の関連レジスターはありません。
- Bridge/Switch IOベースレジスターおよびリミットレジスターのオフセット0x1Chです。これらのレジスターは、PCIe 4.0 Base Specificationに従って設定します。より正確な情報とフローについては、Base Specificationの7.5.1.3.6章を参照してください。
- EP Type 0ヘッダーの場合、BARアドレスは次のオフセットにあります。
- 0x10h – ベースアドレス0
- 0x14h – ベースアドレス1
- 0x18h – ベースアドレス2
- 0x1ch – ベースアドレス3
- 0x20h – ベースアドレス4
- 0x24h – ベースアドレス5
- Bridge/Switch Type 1ヘッダーの場合、BARアドレスは次のオフセットにあります。
- 0x10h – ベースアドレス0
- 0x14h – ベースアドレス1
- Bridge/Switch Type 1ヘッダーの場合、IOベースレジスターおよびIOリミットレジスターは、オフセット0x1Chにあります。
- Bridge/Switch Type 1ヘッダーの場合、プリフェッチ不可能なメモリー・ベース・レジスターとリミットレジスターはオフセット0x20hにあります。
- Bridge/Switch Type 1ヘッダーの場合、プリフェッチ可能なメモリー・ベース・レジスターおよびリミットレジスターはオフセット0x24hにあります。
- Bridge/Switch/EP Type 0および1ヘッダーの場合、バス・マスター・イネーブル・ビットは、オフセット0x04h (コマンドレジスター) ビット2にあります。
- Bridge/Switch/EP Type 0および1ヘッダーの場合、
- I/Oスペース・イネーブル・ビットは、オフセット0x04h (コマンドレジスター) ビット0にあります。
- メモリー・スペース・イネーブル・ビットは、オフセット0x04h (コマンドレジスター) ビット1にあります。
- バス・マスター・イネーブル・ビットは、オフセット0x04h (コマンドレジスター) ビット2にあります。
- パリティーエラー応答ビットは、オフセット0x04h (コマンドレジスター) ビット6にあります。
- SERR# イネーブルビットは、オフセット0x04h (コマンドレジスター) ビット8にあります。
- 割り込みディスエーブル・ビットは、オフセット0x04h (コマンドレジスター) ビット10にあります。