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1. PCI Express向けRタイル Avalon® Streamingインテル FPGA IPについて
2. IPアーキテクチャーおよび機能の説明
3. 高度な機能
4. インターフェイス
5. パラメーター
6. トラブルシューティング/デバッグ
7. PCI Express* 向けRタイル Avalon® StreamingインテルFPGA IPユーザーガイドのアーカイブ
8. PCI Express向けRタイル Avalon® Streaming インテルFPGA IPユーザーガイドの文書改訂履歴
A. コンフィグレーション・スペース・レジスター
B. ルートポートの列挙
C. エンドポイント・モードでのアドレス変換サービス (ATS) の実装
D. TLPバイパスモードでのユーザー・アプリケーションへのパケット転送
3.2.2.5.1. VirtIO Common Configuration Capability Register (アドレス: 0x012)
3.2.2.5.2. VirtIO Common Configuration BAR Indicator Register (アドレス: 0x013)
3.2.2.5.3. VirtIO Common Configuration BAR Offset Register (アドレス: 0x014)
3.2.2.5.4. VirtIO Common Configuration Structure Length Register (アドレス: 0x015)
3.2.2.5.5. VirtIO Notifications Capability Register (アドレス: 0x016)
3.2.2.5.6. VirtIO Notifications BAR Indicator Register (アドレス: 0x017)
3.2.2.5.7. VirtIO Notifications BAR Offset Register (アドレス: 0x018)
3.2.2.5.8. VirtIO Notifications Structure Length Register (アドレス: 0x019)
3.2.2.5.9. VirtIO Notifications Notify Off Multiplier Register (アドレス: 0x01A)
3.2.2.5.10. VirtIO ISR Status Capability Register Register (アドレス: 0x02F)
3.2.2.5.11. VirtIO ISR Status BAR Indicator Register (アドレス: 0x030)
3.2.2.5.12. VirtIO ISR Status BAR Offset Register (アドレス: 0x031)
3.2.2.5.13. VirtIO ISR Status Structure Length Register (アドレス: 0x032)
3.2.2.5.14. VirtIO Device Specific Capability Register (アドレス: 0x033)
3.2.2.5.15. VirtIO Device Specific BAR Indicator Register (アドレス: 0x034)
3.2.2.5.16. VirtIO Device Specific BAR Offset Register (アドレス0x035)
3.2.2.5.17. VirtIO Device Specific Structure Length Register (アドレス: 0x036)
3.2.2.5.18. VirtIO PCI Configuration Access Capability Register (アドレス: 0x037)
3.2.2.5.19. VirtIO PCI Configuration Access BAR Indicator Register (アドレス: 0x038)
3.2.2.5.20. VirtIO PCI Configuration Access BAR Offset Register (アドレス: 0x039)
3.2.2.5.21. VirtIO PCI Configuration Access Structure Length Register (アドレス: 0x03A)
3.2.2.5.22. VirtIO PCI Configuration Access Data Register (アドレス: 0x03B)
4.3.1. Avalon® Streamingインターフェイス
4.3.2. 精密時間測定インターフェイス (エンドポイントのみ)
4.3.3. 割り込みインターフェイス
4.3.4. ハードIPリコンフィグレーション・インターフェイス
4.3.5. エラー・インターフェイス
4.3.6. コンプリーション・タイムアウト・インターフェイス
4.3.7. コンフィグレーション・インターセプト・インターフェイス
4.3.8. パワー・マネジメント・インターフェイス
4.3.9. ハードIPステータス・インターフェイス
4.3.10. ページ・リクエスト・サービス (PRS) インターフェイス (エンドポイントのみ)
4.3.11. ファンクション・レベル・リセット (FLR) インターフェイス (エンドポイントのみ)
4.3.12. SR-IOV VFエラー・フラグ・インターフェイス (エンドポイントのみ)
4.3.13. 汎用VSECインターフェイス
5.2.3.1. Deviceの機能
5.2.3.2. VirtIOのパラメーター
5.2.3.3. Linkの機能
5.2.3.4. Legacy Interrupt Pin Register
5.2.3.5. MSI機能
5.2.3.6. MSI-Xの機能
5.2.3.7. Slotの機能
5.2.3.8. Latency Tolerance Reporting (LTR)
5.2.3.9. Process Address Space ID (PASID)
5.2.3.10. Device Serial Numberの機能
5.2.3.11. Page Request Service (PRS)
5.2.3.12. Access Control Service (ACS)
5.2.3.13. Power Management
5.2.3.14. Vendor Specific Extended Capability (VSEC) Register
5.2.3.15. TLP Processing Hints (TPH)
5.2.3.16. Address Translation Services (ATS) の機能
5.2.3.17. Precision Time Management (PTM)
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4.4.5. PIPE Directのリセットシーケンス
PIPE Directモードでは、アプリケーション・ロジックによって、FPGAファブリックのPHYリセットシーケンスのほとんどを管理します。次の図では、必要なシーケンスを示しています。
図 43. PIPE Directのリセットシーケンス
次に示す手順は、PIPE-Dモードでコンフィグレーションした場合に、RタイルAvalon Streaming IPのレーン0のリセットシーケンスおよびTX/RXデータ転送に必要です。このビヘイビアは他のレーンにも同様に当てはまります。
必要な各ステップは、波形内の対応する文字に対応していることに注意してください。
TXパスの場合:
- ステップ (a): ninit_doneがReset Release IPによってLowに駆動され、FGPAファブリックがコンフィグレーションされていることを示します。ソフトIPコントローラーは、この信号がLowになるまで、リセット状態である必要があります。
- ステップ (b): pin_perst_n_oがRタイルAvalon Streaming IPによってHighに駆動されます。この信号は、PERTS# 信号をボードレベルで反映します。
- ステップ (c): lnX_pipe_direct_tx_transfer_en_oがRタイルAvalon Streaming IPによってHighに駆動され、RタイルAvalon Streaming IPとFPGAファブリック間のEMIBブリッジの準備が整ったことを示します。
- ステップ (d): lnX_pipe_direct_pld_pcs_rst_n_iがソフトIPコントローラーによってHighに駆動されます。ソフトIPコントローラーでは、レーンごとのlnX_pipe_direct_pld_pcs_rst_n_i信号もHighに駆動して、レーンごとのInX_pipe_direct_tx_transfer_en_o信号をHighに駆動した後にリセットから抜け出す必要があります。
- ステップ (e): pipe_direct_pld_tx_clk_out_oがTXクロック出力としてアクティブになり、TXパスのソフトIPコントローラーによって使用されます。
- ステップ (f): lnX_pipe_direct_phystatus_oがRタイルAvalon Streaming IPによってLowに駆動され、リセットの終了を示します。
- ステップ (g): lnX_pipe_direct_phystatus_oがパルスされます。
- ステップ (h): lnX_pipe_direct_rx_status_oも同様にパルスされます。どちらのパルスも、ソフトIPコントローラーにRX検出を確認します。
- ステップ (j): ソフトIPコントローラーによるデータの送信が、lnX_pipe_direct_txdata_iバスのほか、ステップ (k) の対応するlnX_pipe_direct_txdatavalid0_i信号、およびステップ (l) のlnX_pipe_direct_txdatavalid1_i信号で開始されます。その他の詳細については、PIPE Direct TXデータパスを参照してください。
RXパスの場合:
- ステップ (m): TXデータがソフトIPコントローラーから送信され、クロックを回復するのに十分なRXデータがリンクパートナーから受信されると、lnX_pipe_direct_cdrlockstatus_o信号がHighに駆動されます。
- ステップ (n): lnX_pipe_direct_cdrlock2data_o信号がHighに駆動され、CDRが受信データにロックされたことを示します。
- ステップ (o): lnX_pipe_direct_rx_clk_out_o信号が、RXクロック出力としてアクティブになり、RXデータパスのソフトIPコントローラーによって使用されます。
- ステップ (p): ln_pipe_direct_reset_status_n_o信号がRタイルAvalon Streaming IPによってHighに駆動され、RXデータパスがリセットされていないことを示します。
- ステップ (q): ソフトIPコントローラーにより、lnX_pipe_direct_rxdata_oでのデータのサンプリングが開始されます。またそれと同時に、対応するlnX_pipe_direct_rxdatavalid0_iおよびlnX_pipe_direct_rxdatavalid1_i信号を使用して、データの修飾を行います。アプリケーション・ロジックでは、RXデータをサンプリングするために、対応するレーンのln_pipe_direct_reset_status_n_o[15:0] のアサートを待機する必要があります。その他の詳細については、PIPE Direct RXデータパスを参照してください。