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1. Nios® Vエンベデッド・プロセッサーについて
2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン
3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン
4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション
5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー - リモート・システム・アップデート
8. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
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4.5.2.2. SDM Bootloader Example Design
IP CatalogからSDM Bootloader Example Designを生成できます。デザイン例は、インテルStratix 10 SX SoC Lタイル開発キットに基づいています。提供されたスクリプトを使用して、ハードウェアとソフトウェアのデザインが生成され、それぞれSRAM Object Files (.sof) とJTAG Indirect Configuration Files (.jic) としてデバイスにプログラムされます。
SDMベースのFPGAデバイスからNios Vプロセッサー・ベースのシステムを起動する方法の詳細については、ブートコピアー (SDMブートローダー) を使用してコンフィグレーションQSPIフラッシュからRAMにコピーされたNios Vプロセッサー・アプリケーションを参照してください。
プラットフォーム・デザイナーを使用してSDM Bootloader Example Designを生成するには、
- インテル® Quartus® Prime開発ソフトウェアで、Tools > Platform Designerに移動します。
- プラットフォーム・デザイナーで、IP Variantを選択します。
- Quartus projectでは、Noneを選択します。
- IP Variantダイアログボックスで、IPの任意の名前を指定します。
注: IPを保存する必要はありません。
- Component typeで、Selectをクリックします。
- IP Catalogが表示されます。
- Nios V/m Processor Intel FPGA IPを検索します。
- IPデザインを作成します。
図 69. Nios® V/m Processor Intel® FPGA IP向けのIPパラメーター・エディター
- Example Design: “SDM Bootloader Example Design"をクリックし、プロジェクト・フォルダーを選択します。
- IP Parameter Editorを閉じます。Save changes?というプロンプトが表示されても、IPを保存する必要はありません。Don’t Saveをクリックします。
- デザイン例をプロジェクト・フォルダーに解凍します。デザイン例ファイルと説明については、次の表を参照してください。
CLIを使用してSDM Bootloader Example Designを生成するには、
<Intel Quartus Prime installation directory>/niosv/bin/niosv-shell
注: すでにNios Vコマンドシェルを使用している場合は、このコマンドを無視してください。ip-deploy --component-name=intel_niosv_m --output-name=niosv_m.ip
qsys-generate niosv_m.ip \ --example_design=niosv_m.sdm_bootloader_example_design
unzip s10soc_niosv_m_sdm_bootloader_example_design.zip
ファイル | 説明 |
---|---|
software/mailbox_bootloader/app | SDMブートローダーのソースコードを含むフォルダー。 |
software/user_application/app | ユーザー・アプリケーションのソースコードを含むフォルダー。 |
create_design.py | デザイン例をビルドし、デバイスをプログラムするためのPythonスクリプト。 |
flash_settings.pfg | Programming File Generatorツールを使用して、JICファイルを生成するための情報を提供します。 |
mailbox_bootloader_bsp_script.tcl | SDMブートローダーのBSP EditorをコンフィグレーションするためのTCLスクリプト。 |
qsys_system_script.tcl | デザイン例の.qsysファイルを生成するTCLスクリプト。 |
readme.txt | デザイン例をビルドするための説明と手順。 |
toggle_issp.tcl | In-System Sources and Probes (ISSP) を介してデザインをリセットするTCLスクリプト。 |
top.sdc | デザイン例Synopsys* Design Constraints (.sdc) ファイル。 |
top.tcl | デザイン例の.qpfファイルと.qsfファイルを生成するTCLスクリプト。 |
top.v | トップレベルのVerilogデザイン。 |
user_application_bsp_script.tcl | ユーザー・アプリケーションのBSP EditorをコンフィグレーションするためのTCLスクリプト。 |
SDMブートローダー・デザイン例の実行
- Nios Vコマンドシェルを起動します。
- create_design.py を実行してデザイン例をビルドし、インテルStratix 10 SX SoC Lタイル開発キットをプログラムします。
quartus_py create_design.py
- Nios Vプロセッサーをリセットします。
quartus_stp -t toggle_issp.tcl
- JUARTターミナルを実行して、出力を表示します。
juart-terminal
図 70. SDMブートローダー・デザイン例
図 71. JUARTターミナル出力
- はじめに、次のメッセージがウィンドウに表示されます。
- 最後に到達すると、次のメッセージがウィンドウに表示されます。