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1. Nios® Vエンベデッド・プロセッサーについて
2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン
3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン
4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション
5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー - リモート・システム・アップデート
8. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
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1.4.2. Nios® V/mプロセッサーのデザイン例
デザイン例は「Hello World」プログラムです。完全なシステムは、次の表のIPブロックを使用して構築され、次の図に示されています。
コンポーネント | 説明 |
---|---|
Nios® V/m Processor Intel® FPGA IP | 命令を実行してアプリケーションを実行します。 |
JTAG UART Intel® FPGA IP | Nios® V/mプロセッサーとホスト・コンピューター間のシリアル文字通信をイネーブルします。 |
On-Chip Memory Intel® FPGA IP | データと命令を格納します。 |
図 1. Nios® V/mデザイン例のブロック図
Nios® V/mプロセッサーでアプリケーションをビルドして実行する前に、FPGAで正しいハードウェア・デザインをコンパイルしてコンフィグレーションする必要があります。提供されているデザイン例は、インテル Arria® 10 SoC開発キットで実行するようにコンフィグレーションされています。
注: 提供された top.qsf および create_qsys.tcl ファイルでターゲットデバイス設定をコンフィグレーションし、top.qsf ファイルでクロックピン設定をコンフィグレーションすることにより、提供されたデザインを変更して目的のボードをターゲットにすることができます。詳細については、プラットフォーム・デザイナーにおけるNios V/mプロセッサーのデザイン例システムの生成を参照してください。