Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブック

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ID 726952
日付 10/31/2022
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ドキュメント目次
ドキュメント目次 x
1. Nios® Vエンベデッド・プロセッサーについて 2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン 3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン 4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション 5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用 6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション 7. Nios® Vプロセッサー - リモート・システム・アップデート 8. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ 9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
1. Nios® Vエンベデッド・プロセッサーについて x
1.1. インテル® FPGAおよびエンベデッド・プロセッサーの概要 1.2. インテル® Quartus® Prime開発ソフトウェアのサポート 1.3. 組み込みシステムデザイン 1.4. Nios® Vプロセッサーのクイック・スタート・ガイド
1.4. Nios® Vプロセッサーのクイック・スタート・ガイド x
1.4.1. システム要件 1.4.2. Nios® V/mプロセッサーのデザイン例 1.4.3. ソフトウェア・デザインフロー 1.4.4. FPGAデバイスへの Nios® V/mのプログラミング
1.4.1. システム要件 x
1.4.1.1. ハードウェアとソフトウェアの要件
1.4.2. Nios® V/mプロセッサーのデザイン例 x
1.4.2.1. グラフィカル・ユーザー・インターフェイスによるデザイン例の生成 1.4.2.2. コマンドライン・インターフェイスを使用した Nios® V/mプロセッサーのデザイン例の生成
1.4.2.1. グラフィカル・ユーザー・インターフェイスによるデザイン例の生成 x
1.4.2.1.1. プラットフォーム・デザイナーにおける Nios® V/mプロセッサーのデザイン例の生成 1.4.2.1.2. プラットフォーム・デザイナーにおける Nios® V/mプロセッサーのデザイン例システムの生成
1.4.3. ソフトウェア・デザインフロー x
1.4.3.1. ボード・サポート・パッケージの生成 1.4.3.2. アプリケーション・プロジェクト・ファイルの生成 1.4.3.3. アプリケーション・プロジェクトのビルド
1.4.3.1. ボード・サポート・パッケージの生成 x
1.4.3.1.1. BSP Editor GUIを使用したボード・サポート・パッケージの生成 1.4.3.1.2. コマンドライン・インターフェイスを使用したボード・サポート・パッケージの生成
2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン x
2.1. プラットフォーム・デザイナーを使用した Nios® Vプロセッサー・システム・デザインの作成 2.2. プラットフォーム・デザイナー・システムの インテル® Quartus® Primeプロジェクトへの統合 2.3. Nios® Vプロセッサーのメモリーシステムのデザイン 2.4. クロックとリセットのベスト・プラクティス 2.5. デフォルト・エージェントの割り当て
2.1. プラットフォーム・デザイナーを使用した Nios® Vプロセッサー・システム・デザインの作成 x
2.1.1. Nios® V/mプロセッサーIPコアのインスタンス化 2.1.2. システム・コンポーネントのデザインの定義 2.1.3. ベースアドレスと割り込み要求優先度順の指定
2.1.1. Nios® V/mプロセッサーIPコアのインスタンス化 x
2.1.1.1. Nios® V Processorパラメーターのコンフィグレーション 2.1.1.2. プラットフォーム・デザイナーからの Nios® Vプロセッサーのデザイン例の生成
2.1.1.1. Nios® V Processorパラメーターのコンフィグレーション x
2.1.1.1.1. Debugタブ 2.1.1.1.2. Use Reset Requestタブ 2.1.1.1.3. Vectorsタブ
2.2. プラットフォーム・デザイナー・システムの インテル® Quartus® Primeプロジェクトへの統合 x
2.2.1. インテル® Quartus® Primeプロジェクトでの Nios® Vプロセッサー・システム・モジュールのインスタンス化 2.2.2. 信号の接続と物理ピン位置の割り当て 2.2.3. インテルFPGAデザインの制約
2.3. Nios® Vプロセッサーのメモリーシステムのデザイン x
2.3.1. 揮発性メモリー 2.3.2. 揮発性メモリー 2.3.3. オンチップメモリーのコンフィグレーション - RAMまたはROM
2.4. クロックとリセットのベスト・プラクティス x
2.4.1. リセット要求インターフェイス
2.4.1. リセット要求インターフェイス x
2.4.1.1. 一般的な使用例
3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン x
3.1. Nios Vプロセッサー・ソフトウェアの開発フロー 3.2. インテルFPGAエンベデッド開発ツール
3.1. Nios Vプロセッサー・ソフトウェアの開発フロー x
3.1.1. ボード・サポート・パッケージのプロジェクト 3.1.2. アプリケーション・プロジェクト
3.2. インテルFPGAエンベデッド開発ツール x
3.2.1. Nios V Board Support Package Editor 3.2.2. インテルFPGA向けの RiscFree* IDE 3.2.3. Eclipse CDT for Embedded C/C++ Developers 3.2.4. Nios Vユーティリティー・ツール 3.2.5. ファイル形式変換ツール 3.2.6. その他のユーティリティー・ツール
4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション x
4.1. はじめに 4.2. アプリケーションのリンク 4.3. Nios® Vプロセッサーの起動方法 4.4. Nios® Vプロセッサーの起動方法の紹介 4.5. コンフィグレーションQSPI フラッシュからの Nios® Vプロセッサーの起動 4.6. オンチップメモリー (OCRAM) から起動するNios Vプロセッサー 4.7. Nios® Vプロセッサーのベクトル・コンフィグレーションおよびBSP設定の要約
4.2. アプリケーションのリンク x
4.2.1. リンク動作
4.2.1. リンク動作 x
4.2.1.1. デフォルトのBSPリンク 4.2.1.2. コンフィグレーション可能なBSPリンク
4.4. Nios® Vプロセッサーの起動方法の紹介 x
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレースでの実行 4.4.2. ブートコピアーを使用したブートフラッシュからRAMにコピーされた Nios® Vプロセッサー・アプリケーション 4.4.3. OCRAMからの Nios® Vプロセッサー・アプリケーションのインプレースでの実行
4.4.1. ブートフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレースでの実行 x
4.4.1.1. alt_load()
4.4.2. ブートコピアーを使用したブートフラッシュからRAMにコピーされた Nios® Vプロセッサー・アプリケーション x
4.4.2.1. GSFIブートローダー 4.4.2.2. SDMブートローダー
4.5. コンフィグレーションQSPI フラッシュからの Nios® Vプロセッサーの起動 x
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) 4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス)
4.5.1. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (コントロール・ブロックベースのデバイス) x
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレースでの実行 4.5.1.2. ブートコピアー (GSFIブートローダー) を使用してコンフィグレーションQSPIフラッシュからRAMにコピーされた Nios® Vプロセッサー・アプリケーション 4.5.1.3. GSFIブートローダー・デザイン例
4.5.1.1. コンフィグレーションQSPIフラッシュからの Nios® Vプロセッサー・アプリケーションのインプレースでの実行 x
4.5.1.1.1. ハードウェア・デザインフロー 4.5.1.1.2. ソフトウェア・デザインフロー 4.5.1.1.3. プログラミング・ファイルの生成 4.5.1.1.4. QSPIフラッシュプログラミング
4.5.1.2. ブートコピアー (GSFIブートローダー) を使用してコンフィグレーションQSPIフラッシュからRAMにコピーされた Nios® Vプロセッサー・アプリケーション x
4.5.1.2.1. ハードウェア・デザインフロー IPコンポーネントの設定 Nios® Vプロセッサーのブートコピア―方式のリセット・エージェント設定 インテルQuartus Prime開発ソフトウェアの設定 4.5.1.2.2. ソフトウェア・デザインフロー 4.5.1.2.3. プログラミング・ファイルの生成 4.5.1.2.4. QSPIフラッシュのプログラミング
4.5.2. Nios Vプロセッサーのデザイン、コンフィグレーション、およびブートフロー (SDMベースのデバイス) x
4.5.2.1. ブートコピアー (SDMブートローダー) を使用してコンフィグレーションQSPIフラッシュからRAMにコピーされたNios Vプロセッサー・アプリケーション 4.5.2.2. SDM Bootloader Example Design
4.5.2.1. ブートコピアー (SDMブートローダー) を使用してコンフィグレーションQSPIフラッシュからRAMにコピーされたNios Vプロセッサー・アプリケーション x
4.5.2.1.1. ハードウェア・デザインフロー 4.5.2.1.2. ソフトウェア・デザインフロー 4.5.2.1.3. ソフトウェア・デザインフロー (SDM Bootloaderプロジェクト) 4.5.2.1.4. ソフトウェア・デザインフロー (ユーザー・アプリケーション・プロジェクト) 4.5.2.1.5. プログラミング・ファイルの生成 4.5.2.1.6. QSPIフラッシュ・プログラミングSDM
4.6. オンチップメモリー (OCRAM) から起動するNios Vプロセッサー x
4.6.1. OCRAMからのNios Vプロセッサー・アプリケーションのインプレースでの実行
4.6.1. OCRAMからのNios Vプロセッサー・アプリケーションのインプレースでの実行 x
4.6.1.1. ハードウェア・デザインフロー 4.6.1.2. ソフトウェア・デザインフロー 4.6.1.3. プログラミング
5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用 x
5.1. はじめに 5.2. ソフトウェアのアーキテクチャー 5.3. サポートとライセンス 5.4. MicroC/TCP-IPデザイン例 5.5. 開発フロー 5.6. デザイン例の動作 5.7. オプションのコンフィグレーション 5.8. MicroC/TCP-IP Simple Socket Serverの概念
5.4. MicroC/TCP-IPデザイン例 x
5.4.1. ハードウェアとソフトウェアの要件 5.4.2. 概要 5.4.3. デザイン例ファイルの取得 5.4.4. ハードウェア・デザイン・ファイル 5.4.5. ソフトウェア・デザイン・ファイル
5.4.5. ソフトウェア・デザイン・ファイル x
5.4.5.1. MicroC/TCP-IP IPerfデザイン例 5.4.5.2. MicroC/TCP-IP Simple Socket Serverデザイン例
5.5. 開発フロー x
5.5.1. ハードウェア開発フロー 5.5.2. ソフトウェア開発フロー 5.5.3. デバイス・プログラミング
5.5.2. ソフトウェア開発フロー x
5.5.2.1. BSPプロジェクトの作成 5.5.2.2. BSPのコンフィグレーション 5.5.2.3. アプリケーション・プロジェクトの作成 5.5.2.4. アプリケーション・プロジェクトのビルド 5.5.2.5. HEXファイルの生成
5.6. デザイン例の動作 x
5.6.1. MicroC/TCP-IP IPerfの動作 5.6.2. MicroC/TCP-IP Simple Socket Serverの動作
5.7. オプションのコンフィグレーション x
5.7.1. ハードウェア名のコンフィグレーション 5.7.2. MACおよびIPアドレスのコンフィグレーション 5.7.3. MicroC/TCP-IP初期化のコンフィグレーション 5.7.4. iPerfサーバーの自動初期化のコンフィグレーション
5.7.3. MicroC/TCP-IP初期化のコンフィグレーション x
5.7.3.1. ネットワーク・タスクのコンフィグレーション 5.7.3.2. ネットワーク・インターフェイスのコンフィグレーション
5.8. MicroC/TCP-IP Simple Socket Serverの概念 x
5.8.1. MicroC/OS-IIのリソース 5.8.2. エラー処理 5.8.3. MicroC/TCP-IP Stackのデフォルトのコンフィグレーション
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション x
6.1. Nios® Vプロセッサーのソフトウェア・デザインのデバッグ 6.2. デバッグツール 6.3. 組み込みデザインに関するその他の考慮事項 6.4. Nios® Vプロセッサー・デザインのシミュレーション
6.1. Nios® Vプロセッサーのソフトウェア・デザインのデバッグ x
6.1.1. OpenOCDおよびEclipse Embedded CDT 6.1.2. Objdumpファイル 6.1.3. Makeコマンドの表示
6.3. 組み込みデザインに関するその他の考慮事項 x
6.3.1. JTAGシグナル・インテグリティー 6.3.2. システムのプロトタイピング用の追加のメモリー空間
6.4. Nios® Vプロセッサー・デザインのシミュレーション x
6.4.1. 前提条件 6.4.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 6.4.3. Nios Vプロセッサー・ソフトウェアの作成 6.4.4. メモリー初期化ファイルの生成 6.4.5. システム・シミュレーション・ファイルの生成 6.4.6. コマンドラインを使用したQuestaSimシミュレーターでのシミュレーションの実行
6.4.2. プラットフォーム・デザイナーでのシミュレーション環境のセットアップと生成 x
6.4.2.1. IPおよびプラットフォーム・デザイナーのシミュレーション・セットアップ・スクリプトの使用
6.4.3. Nios Vプロセッサー・ソフトウェアの作成 x
6.4.3.1. ボード・サポート・パッケージの生成 6.4.3.2. アプリケーション・プロジェクト・ファイルの生成 6.4.3.3. アプリケーション・プロジェクトのビルド
7. Nios® Vプロセッサー - リモート・システム・アップデート x
7.1. 概要 7.2. インテルQuartus Prime開発ソフトウェア・プロ・エディションのソフトウェアとツールのサポート
7.2. インテルQuartus Prime開発ソフトウェア・プロ・エディションのソフトウェアとツールのサポート x
7.2.1. インテル® Quartus® Prime開発ソフトウェア・プロ・エディション 7.2.2. Programming File Generator
7.2.1. インテル® Quartus® Prime開発ソフトウェア・プロ・エディション x
7.2.1.1. Max Retryパラメーターの設定 7.2.1.2. ファクトリー・ロード・ピンの選択
7.2.2. Programming File Generator x
7.2.2.1. Programming File Generatorのファイルタイプ 7.2.2.2. Bitswapオプション 7.2.2.3. インテル® Quartus® Prime Programmer 7.2.2.4. サポートされているQSPIフラッシュデバイス
1. Nios® Vエンベデッド・プロセッサーについて
2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン
3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン
4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション
5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー - リモート・システム・アップデート
8. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴

4.5.1.2.1. ハードウェア・デザインフロー

以下の項では、GSFI Bootloaderを使用してコンフィグレーションQSPIフラッシュからRAMにコピーされたNios Vプロセッサー・アプリケーション向けのブート可能なシステムをビルドするための段階的な方法について説明します。次の例は、インテルArria 10 SoC開発キットを使用してビルドされています。

IPコンポーネントの設定

  1. インテル® Quartus® Primeおよびプラットフォーム・デザイナーを使用して、 Nios® Vプロセッサー・プロジェクトを作成します。
  2. Generic Serial Flash Interface Intel FPGA IPを、プラットフォーム・デザイナー・システムに追加します。
    図 33. Nios Vプロセッサー・プロジェクトの接続
    図 34. Generic Serial Flash Interface Intel FPGA IPのパラメーター設定
  3. QSPIフラッシュサイズに従って、Device Density (Mb) を変更します。
  4. Default Settingsのパラメーター・セクションのControl Register値のビット8を変更することによって、アドレッシング・モードを変更します。ビット8を0x0に変更すると3バイトのアドレッシングがイネーブルになり、0x1に変更すると4バイトのアドレッシングがイネーブルになります。
注: 各インテルFPGAデバイスの各フラッシュデバイスでサポートされているバイト・アドレッシング・モードを確認するには、Device Configuration Support CenterのIntel Supported Configuration Devices tab > Intel Supported Third Party Configuration Devicesを参照してください。

例えば、 インテル® Arria® 10デバイスをMicronフラッシュデバイスと併用すると、4 バイトのアドレッシング・モードがサポートされます。

Nios® Vプロセッサーのブートコピア―方式のリセット・エージェント設定

  1. Nios® Vプロセッサー・パラメーター・エディターで、Reset AgentをQSPI Flashに設定します。
    図 35. Nios Vパラメーター・エディターの設定
  2. Generate HDLをクリックすると、Generationダイアログボックスが表示されます。
  3. 出力ファイルの生成オプションを指定し、Generateをクリックします。

インテルQuartus Prime開発ソフトウェアの設定

  1. インテルQuartus Prime開発ソフトウェアで、Assignment > Device > Device and Pin Options > Configurationをクリックします。
  2. Configuration schemeを、Active Serial x4 (can use Configuration Device) に設定します。
  3. Active serial clock sourceを、100 MHz Internal Oscillatorに設定します。
    図 36. Device and Pin Options
  4. OKをクリックして、Device and Pin Optionsウィンドウを終了します。
  5. OKをクリックして、Deviceウィンドウを終了します。
  6. Start Compilationをクリックして、プロジェクトをコンパイルします。
関連情報
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