インテルのみ表示可能 — GUID: qjk1638424322074
Ixiasoft
1. Nios® Vエンベデッド・プロセッサーについて
2. インテル® Quartus® Prime開発ソフトウェアおよびプラットフォーム・デザイナーを使用した Nios® Vプロセッサーのハードウェア・システム・デザイン
3. Nios® Vプロセッサー・ソフトウェアのシステムデザイン
4. Nios® Vプロセッサーのコンフィグレーションと起動ソリューション
5. Nios® Vプロセッサー - MicroC/TCP-IPスタックの使用
6. Nios® Vプロセッサーのデバッグ、検証、およびシミュレーション
7. Nios® Vプロセッサー - リモート・システム・アップデート
8. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックのアーカイブ
9. Nios® Vエンベデッド・プロセッサー・デザイン・ハンドブックの改訂履歴
インテルのみ表示可能 — GUID: qjk1638424322074
Ixiasoft
2.2.2. 信号の接続と物理ピン位置の割り当て
インテルFPGAデザインをボードレベル・デザインに接続するには、次のタスクを実行します。
- 外部インテルFPGAデバイスのピンに接続するデザインと信号のトップレベル・ファイルを特定する。
- ボードレベル・デザインのユーザーガイドまたは回路図を参照して、接続するピンを理解する。
- ピン割り当てツールを使用して、トップレベル・デザインで信号を割り当て、インテルFPGAデバイスを固定します。
トップレベルのインテルFPGA IPベースのデザインは、プラットフォーム・デザイナー・システムにすることができます。ただし、インテルFPGAには、ニーズに基づいて追加のデザインロジックを含めることもできるため、カスタムのトップレベル・ファイルが導入されます。トップレベル・ファイルは、 Nios® Vプロセッサー・システム・モジュール信号を、他のインテルFPGAデザインロジックに接続します。