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Ixiasoft
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4.4.3. トランシーバーPHY リセット・コントローラーのインターフェイス
このセクションでは、トランシーバーのPHY リセット・コントローラーIP コア用のトップレベルの信号について説明しています。
次の図は、トランシーバーPHY リセット・コントローラーIP コアのトップレベルの信号を示します。独立したリセット制御を選択した場合、図中の信号の多くはバスになります。図中の変数は、以下のパラメーターを表します。
- <n>:レーン数
- <p>:PLL 数
信号名 | 入力/出力 | クロックドメイン | 説明 |
---|---|---|---|
pll_locked[<p>-1:0] | 入力 | 非同期 | 各PLL からPLL ロック状態入力を提供します。アサートされると、TX PLL がロックされていることを示します。デアサートされると、PLL がロックされていません。PLL ごとに1 つの信号があります。 |
pll_select[<p*n>-1:0] | 入力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期します。複数のPLL を使用しない場合は、ゼロに設定します。 | Use separate TX reset per channel を選択する場合、このバスは、各チャンネルに対して各pll_locked 信号がリッスンするインデックスを指定するために十分な入力を提供します。 Use separate TX reset per channel が無効にされる場合、 pll_select 信号はすべてのチャネルで使用されます。1 つのTX リセットシーケンスがすべてのチャネルで使用される場合、n = 1 です。 |
tx_cal_busy[<n> -1:0] | 入力 | 非同期 | これは、pll_cal_busy とtx_cal_busy 信号の論理OR から生じるキャリブレーション・ステータス信号です。TX PLL またはトランシーバーPHY のどちらの初期キャリブレーションがアクティブであるときに信号がHigh になります。マニュアルでキャリブレーションIP を再トリガーする場合、この信号はアサートされません。キャリブレーションが完了すると、信号がLow になります。この信号はTX リセットシーケンスをゲートします。この信号の幅は、TX チャネルの数に依存します。 |
rx_cal_busy[<n> -1:0] | 入力 | 非同期 | これは、トランシーバーPHY IP コアからのキャリブレーション・ステータス信号です。アサートされると、初期キャリブレーションがアクティブになります。デアサートされると、キャリブレーションが完了します。キャリブレーションIP をマニュアルで再トリガーする場合、この信号はアサートされません。この信号は、RX リセットシーケンスをゲートします。この信号の幅は、RX チャンネルの数に依存します。 |
rx_is_lockedtodata [<n>-1:0] | 入力 | CDR に同期 | 各RX CDR からrx_is_lockedtodata ステータスを提供します。アサートされると、特定のRX CDR は入力データを受信する準備ができていることを示します。RX チャネルごとに個別のコントロールを選択しない場合は、これらの入力は、単一のステータス信号を提供するために、内部で一緒にAND されています。 |
tx_manual[<n>-1:0] | 入力 | 非同期 | このオプションの信号は、自動またはマニュアルのコントロールの下でtx_digitalreset コントローラーを配置します。アサートされると、関連するtx_digitalreset コントローラー・ロジックは自動的にpll_locked 信号のデアサートに応答しません。しかし、初期のtx_digitalreset シーケンスは、進行の前にpll_locked で1 回の立ち上がりエッジを依然として必要とします。デアサートされると、選択したpll_locked 信号がデアサートされるたびに、関連する tx_digitalreset コントローラーが自動的にリセットシーケンスを開始します。 |
rx_manual[<n> -1:0] | 入力 | 非同期 | rx_digitalreset rx_digitalreset rx_is_lockedtodata rx_is_lockedtodata rx_digitalreset rx_ready |
clock | 入力 | N/A | すべての内部ロジックが駆動されるトランシーバーPHY リセット・コントローラーへのフリーランニング・システム・クロック入力です。フリーランニング・クロックが使用できない場合、システムクロックが安定するまでリセットを保持してください。 |
reset | 入力 | 非同期 | トランシーバーPHY リセット・コントローラーへの非同期リセット入力です。アサートされると、設定されたすべてのリセット出力がアサートされます。アサートされたリセット入力信号を保持すると、他のすべてのリセット出力がアサートされます。オプションは、システムクロックと同期するために使用できます。同期モードでは、リセット信号はデフォルトで少なくとも (2) クロックサイクルでアサートされている必要があります。 |
tx_digitalreset [<n>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | TX チャネルのデジタルリセットです。この信号の幅は、TX チャネルの数に依存します。次の条件のいずれかに該当する場合、この信号がアサートされます。
|
tx_analogreset [<n>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | TX チャネルのアナログリセットです。この信号の幅は、TX チャネルの数に依存します。reset がアサートされると、この信号がアサートされます。 この信号はpll_powerdown に従い、pll_locked がHigh になった後にデアサートされます。 |
tx_ready[<n>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | TX リセットシーケンスが完了するときを示すステータス信号です。TX リセットがアクティブなときにこの信号がデアサートされます。この信号は、tx_digitalreset のデアサート後に、数クロックサイクルでアサートされています。一部のプロトコル実装には、データを送信する前にこの信号を監視する必要があります。この信号の幅は、TX チャネルの数に依存します。 |
rx_digitalreset [<n> -1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | RX チャネルのデジタルリセットです。この信号の幅は、チャネルの数に依存します。次の条件のいずれかに該当する場合、この信号がアサートされます。
|
rx_analogreset [<n>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | RX のアナログリセットです。アサートされると、トランシーバーPHY のRX CDR ブロックとRX PMA ブロックがリセットされます。次の条件のいずれかに該当する場合、この信号がアサートされます。
この信号の幅は、チャネルの数に依存します。 |
rx_ready[<n>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | RX リセットシーケンスが完了するときを示すステータス信号です。RX リセットがアクティブなときにこの信号がデアサートされます。この信号は、rx_digitalreset のデアサート後に、数クロックサイクルでアサートされています。一部のプロトコル実装には、データを送信する前にこの信号を監視する必要があります。この信号の幅は、RX チャネルの数に依存します。 |
pll_powerdown[<p>-1:0] | 出力 | トランシーバーPHY リセット・コントローラーの入力クロックに同期 | トランシーバーPLL 回路の電源を切断するためにアサートされます。アサートされると、選択されたTX PLL がリセットされます。 |
pll_select の使用例
- 3 つのTX PLL 間でシングルチャネルを切り替えることができる場合、pll_select 信号は、選択した3 つのTX PLL のpll_locked 信号のどれがTX リセットシーケンスにPLL のロック状態を通信するために使用されるかを示します。この場合には、3 ビット幅のpll_locked ポートを選択するために、pll_select ポートは2 ビット幅です。
- 3 つのチャネルが3 つのTX PLL およびチャネルあたり個別のTX リセットシーケンスによってインスタンス化される場合、pll_select フィールドは6 ビット幅です (チャネルあたり2 ビット)。この場合、pll_select [1:0] はチャネル0 を表し、pll_select[3:2] はチャネル1 を表し、pll_select[5:4] はチャネル2 を表しています。各チャネルでは、個別のpll_locked 信号がPLL ロック状態を示します。
- 3 つのチャネルが3 つのTX PLL でインスタンス化され、3 つのチャネルすべてに対して1 つのTX リセットシーケンスでインスタンス化される場合、 pll_select フィールドは2 ビット幅です。この場合、同じpll_locked 信号は、3 つのすべてのチャネルのPLL ロック状態を示します。
- 1 つのチャネルが1 つのTX PLL でインスタンス化される場合、 pll_select フィールドは1 ビット幅です。pll_select をロジック0 に接続します。
- 3 つのチャネルが1 つのTX PLL のみでインスタンス化され、チャネルごとに個別のTX リセットシーケンスがある場合、pll_select フィールドは3 ビット幅です。この場合、使用可能なTX PLL が1 つだけなので、 pll_select を0 に設定する必要があります。