インテルのみ表示可能 — GUID: nfa1420705162994
Ixiasoft
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2.6.5.4.1. クロック信号とリセット信号
信号名 | 入力/出力 | 幅 | 説明 |
---|---|---|---|
クロック信号 | |||
tx_clkout | 出力 |
1 |
tx_serial_clk[1:0] から分周されたGMII TX クロックです。2.5GbE 向けに156.25 MHz の、1GbE 向けに62.5 MHz のタイミング・リファレンスを提供します。 |
rx_clkout | 出力 |
1 |
tx_serial_clk[1:0] から分周されたGMII RX クロックです。2.5GbE 向けに156.25 MHz の、1GbE 向けに62.5 MHz のタイミング・リファレンスを提供します。 |
csr_clk | 入力 |
1 |
Avalon-MM コントロールおよびステータス・インターフェイス向けクロックです。インテルは、このクロックを125~156.25 MHz にすることを推奨します。 |
xgmii_tx_coreclkin | 入力 | 1 | XGMII TX クロックです。10GbE 向けに156.25 MHz のタイミング・リファレンスを提供し、1G/2.5G/5G/10G (USXGMII) モード向けに312.5 MHz のタイミング・リファレンスを提供します。tx_serial_clk に0 ppm で同期しています。 |
xgmii_rx_coreclkin | 入力 | 1 | XGMII RX クロックです。10GbE 向けに156.25 MHz のタイミング・リファレンスを提供し、1G/2.5G/5G/10G (USXGMII) モード向けに312.5 MHz のタイミング・リファレンスを提供します。 |
latency_measure_clk | 入力 | 1 | 16 ビットGMII データパスのレイテンシーを測定するためのサンプリング・クロックです。このクロックは80 MHz で動作し、また、IEEE 1588v2 機能が有効にされている際にのみ使用できます。 |
tx_serial_clk | 入力 |
1 ~ 3 |
トランシーバーPLL からのシリアルクロックです。
|
rx_cdr_refclk | 入力 |
1 |
1GbE および2.5GbE 向け125 MHz RX CDR リファレンス・クロックです。 |
rx_cdr_refclk_1 | 入力 | 1 | 10GbE 向けRX CDR リファレンス・クロックです。このクロックの周波数は、Reference clock frequency for 10 GbE (MHz) パラメーター設定で322.265625 MHz または644.53125 MHz のどちらにも指定できます。 |
rx_pma_clkout | 出力 | 1 | 以下の周波数で動作する、CDR からのリカバリークロックです。
|
リセット信号 | |||
reset | 入力 |
1 |
アクティブHigh のグローバルリセットです。非同期グローバルリセットをトリガーするために、この信号をアサートします。 |
tx_analogreset | 入力 |
1 |
この信号はトランシーバーPHY リセット・コントローラーIP コアに接続します。アサートされると、TX パス上のアナログブロックへの非同期リセットをトリガーします。 |
tx_digitalreset | 入力 |
1 |
この信号はトランシーバーPHY リセット・コントローラーIP コアに接続します。アサートされると、TX パス上のデジタルロジックへの非同期リセットをトリガーします。 |
rx_analogreset | 入力 |
1 |
この信号はトランシーバーPHY リセット・コントローラーIP コアに接続します。アサートされると、レシーバーCDR への非同期リセットをトリガーします。 |
rx_digitalreset | 入力 |
1 |
この信号はトランシーバーPHY リセット・コントローラーIP コアに接続します。アサートされると、RX パス上のデジタルロジックへの非同期リセットをトリガーします。 |