インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617
日付 4/20/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria® 10 トランシーバーPHY の概要 2. Arria 10 トランシーバーへのプロトコルの実装 3. PLL およびクロック・ネットワーク 4. トランシーバー・チャネルのリセット 5. Arria 10 トランシーバーPHY のアーキテクチャー 6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション 7. キャリブレーション 8. アナログ・パラメーター設定 9. 現行リリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要 x
1.1. デバイスのトランシーバーのレイアウト 1.2. トランシーバーPHY アーキテクチャーの概要 1.3. キャリブレーション
1.1. デバイスのトランシーバーのレイアウト x
1.1.1. Arria® 10 GX デバイス・トランシーバーのレイアウト 1.1.2. Arria® 10 GT デバイス・トランシーバーのレイアウト 1.1.3. Arria® 10 GX およびGT デバイスのパッケージの詳細 1.1.4. Arria® 10 SX デバイス・トランシーバーのレイアウト 1.1.5. Arria® 10 SX デバイスのパッケージの詳細
1.2. トランシーバーPHY アーキテクチャーの概要 x
1.2.1. トランシーバー・バンクのアーキテクチャー 1.2.2. PHY 層のトランシーバー・コンポーネント 1.2.3. トランシーバーのフェーズ・ロック・ループ 1.2.4. クロック生成ブロック (CGB)
1.2.2. PHY 層のトランシーバー・コンポーネント x
1.2.2.1. GX トランシーバー・チャネル 1.2.2.2. GT トランシーバー・チャネル
1.2.3. トランシーバーのフェーズ・ロック・ループ x
1.2.3.1. ATX (Advanced Transmit) PLL 1.2.3.2. フラクショナルPLL (fPLL) 1.2.3.3. チャネルPLL (CMU/CDR PLL)
2. Arria 10 トランシーバーへのプロトコルの実装 x
2.1. トランシーバー・デザインのIP ブロック 2.2. トランシーバー・デザインフロー 2.3. Arria® 10 トランシーバーのプロトコルとPHY IP のサポート 2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 2.5. Interlaken 2.6. イーサネット 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. その他のプロトコル 2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション
2.2. トランシーバー・デザインフロー x
2.2.1. PHY IP コアの選択とインスタンス化 2.2.2. PHY IP コアの設定 2.2.3. PHY IP コアの生成 2.2.4. PLL IP コアの選択 2.2.5. PLL IP コアの設定 2.2.6. PLL IP コアの生成 2.2.7. リセット・コントローラー 2.2.8. リコンフィグレーション・ロジックの作成 2.2.9. PLL IP コアとリセット・コントローラーへのPHY IP の接続 2.2.10. データパスの接続 2.2.11. アナログ・パラメーターの設定 2.2.12. デザインのコンパイル 2.2.13. デザインの機能性の検証
2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 x
2.4.1. プリセット 2.4.2. General パラメーターとDatapath パラメーター 2.4.3. PMA パラメーター 2.4.4. Enhanced PCS パラメーター 2.4.5. Standard PCS パラメーター 2.4.6. PCS Direct 2.4.7. Dynamic Reconfiguration パラメーター 2.4.8. PMA ポート 2.4.9. エンハンストPCS ポート 2.4.10. 標準PCS ポート 2.4.11. IP コアファイルの保存場所 2.4.12. 未使用のトランシーバーRX チャネル 2.4.13. サポートされない機能
2.4.9. エンハンストPCS ポート x
2.4.9.1. エンハンストPCS のTX およびRX コントロール・ポート
2.5. Interlaken x
2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード 2.5.2. Interlaken コンフィグレーションのクロックとボンディング 2.5.3. Arria 10 トランシーバーへのInterlaken の実装方法 2.5.4. デザイン例 2.5.5. Interlaken 向けネイティブPHY IP のパラメーター設定
2.5.2. Interlaken コンフィグレーションのクロックとボンディング x
2.5.2.1. xN クロック・ボンディングのシナリオ 2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン
2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン x
2.5.2.2.1. TX FIFO ソフト・ボンディング 2.5.2.2.2. RX マルチレーンFIFO デスキュー・ステートマシン
2.6. イーサネット x
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE 2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント 2.6.3. 10GBASE-KR PHY IP コア 2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア 2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア 2.6.6. XAUI PHY IP コア 2.6.7. 頭字語
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE x
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード 2.6.1.2. GbE およびIEEE 1588v2 に準拠したGbE のワード・アライメント 2.6.1.3. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B デコード 2.6.1.4. GbE のレートマッチFIFO 2.6.1.5. GbE およびIEEE 1588v2 に準拠したGbE の Arria® 10 トランシーバーへの実装方法 2.6.1.6. GbE およびIEEE 1588v2 に準拠したGbE 向けネイティブPHY IP のパラメーター設定
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード x
2.6.1.1.1. GbE およびIEEE 1588v2 に準拠したGbE での8B/10B エンコーダーのリセット状態
2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント x
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 2.6.2.2. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法 2.6.2.3. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R 向けネイティブPHY IP のパラメーター設定 2.6.2.4. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R のトランシーバー・コンフィグレーション向けネイティブPHY IP のポート
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 x
2.6.2.1.1. TX FIFO とRX FIFO
2.6.3. 10GBASE-KR PHY IP コア x
2.6.3.1. 10GBASE-KR PHY のリリース情報 2.6.3.2. 10GBASE-KR PHY のパフォーマンスとリソース使用率 2.6.3.3. 10GBASE-KR の機能の説明 2.6.3.4. 10GBASE-KR PHY のパラメーター化 2.6.3.5. 10GBASE-KR PHY インターフェイス 2.6.3.6. Avalon-MM レジスター・インターフェイス 2.6.3.7. 10GBASE-KR デザインの作成 2.6.3.8. デザイン例 2.6.3.9. シミュレーション・サポート
2.6.3.4. 10GBASE-KR PHY のパラメーター化 x
2.6.3.4.1. General Options 2.6.3.4.2. 10GBASE-R パラメーター 2.6.3.4.3. 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター 2.6.3.4.4. 10GBASE-KR オプショナル・パラメーター 2.6.3.4.5. Speed Detection のパラメーター
2.6.3.5. 10GBASE-KR PHY インターフェイス x
2.6.3.5.1. クロック・インターフェイスとリセット・インターフェイス 2.6.3.5.2. データ・インターフェイス 2.6.3.5.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.3.5.4. シリアルデータ・インターフェイス 2.6.3.5.5. コントロールおよびステータス・インターフェイス 2.6.3.5.6. ダイナミック・リコンフィグレーション・インターフェイス
2.6.3.6. Avalon-MM レジスター・インターフェイス x
2.6.3.6.1. 10GBASE-KR PHY レジスターの定義 2.6.3.6.2. ハード・トランシーバーPHY レジスター 2.6.3.6.3. エンハンストPCS レジスター 2.6.3.6.4. PMA レジスター
2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア x
2.6.4.1. 1G/10GbE PHY のリリース情報 2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率 2.6.4.3. 1G/10GbE PHY の機能の説明 2.6.4.4. クロック・インターフェイスとリセット・インターフェイス 2.6.4.5. 1G/10GbE PHY のパラメーター化 2.6.4.6. 1G/10GbE PHY インターフェイス 2.6.4.7. Avalon-MM レジスター・インターフェイス 2.6.4.8. 1G/10GbE デザインの作成 2.6.4.9. デザイン・ガイドライン 2.6.4.10. チャネル配置のガイドライン 2.6.4.11. デザイン例 2.6.4.12. シミュレーション・サポート 2.6.4.13. TimeQuest タイミング制約
2.6.4.5. 1G/10GbE PHY のパラメーター化 x
2.6.4.5.1. General Options 2.6.4.5.2. 10GBASE-R パラメーター 2.6.4.5.3. 10M/100M/1Gb イーサネットのパラメーター 2.6.4.5.4. Speed Detection のパラメーター 2.6.4.5.5. PHY アナログ・パラメーター
2.6.4.6. 1G/10GbE PHY インターフェイス x
2.6.4.6.1. クロック・インターフェイスとリセット・インターフェイス 2.6.4.6.2. データ・インターフェイス 2.6.4.6.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.4.6.4. GMII インターフェイス 2.6.4.6.5. シリアルデータ・インターフェイス 2.6.4.6.6. コントロールおよびステータス・インターフェイス 2.6.4.6.7. MII 2.6.4.6.8. ダイナミック・リコンフィグレーション・インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス x
2.6.4.7.1. レジスターの定義 2.6.4.7.2. ハード・トランシーバーPHY レジスター 2.6.4.7.3. エンハンストPCS レジスター 2.6.4.7.4. Arria 10 GMII PCS レジスター 2.6.4.7.5. PMA レジスター 2.6.4.7.6. 速度変更の概要
2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア x
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて 2.6.5.2. IP コアの使用 2.6.5.3. コンフィグレーション・レジスター 2.6.5.4. インターフェイス信号
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて x
2.6.5.1.1. 機能 2.6.5.1.2. リリース情報 2.6.5.1.3. サポートされるデバイスファミリー 2.6.5.1.4. リソース使用率
2.6.5.1.3. サポートされるデバイスファミリー x
2.6.5.1.3.1. デバイス・サポート・レベルについて
2.6.5.2. IP コアの使用 x
2.6.5.2.1. パラメーターの設定 2.6.5.2.2. タイミング制約 2.6.5.2.3. PHY の速度変更
2.6.5.3. コンフィグレーション・レジスター x
2.6.5.3.1. レジスターアクセスについて
2.6.5.4. インターフェイス信号 x
2.6.5.4.1. クロック信号とリセット信号 2.6.5.4.2. 動作モードおよび速度の信号 2.6.5.4.3. GMII 信号 2.6.5.4.4. XGMII 信号 2.6.5.4.5. ステータス信号 2.6.5.4.6. シリアル・インターフェイス信号 2.6.5.4.7. トランシーバー・ステータス信号およびリコンフィグレーション信号 2.6.5.4.8. Avalon-MM インターフェイス信号
2.6.6. XAUI PHY IP コア x
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス 2.6.6.2. XAUI でサポートされる機能 2.6.6.3. XAUI PHY のリリース情報 2.6.6.4. XAUI PHY でサポートされるデバイスファミリー 2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン 2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率 2.6.6.7. XAUI PHY のパラメーター化 2.6.6.8. XAUI PHY のポート 2.6.6.9. XAUI PHY のインターフェイス 2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明 2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.6.6.7. XAUI PHY のパラメーター化 x
2.6.6.7.1. XAUI PHY のGeneral パラメーター 2.6.6.7.2. XAUI PHY のAdvanced Options パラメーター
2.6.6.9. XAUI PHY のインターフェイス x
2.6.6.9.1. SDR XGMII TX インターフェイス 2.6.6.9.2. SDR XGMII RX インターフェイス 2.6.6.9.3. トランシーバーのシリアルデータ・インターフェイス 2.6.6.9.4. XAUI PHY クロック、リセット、およびパワーダウン・インターフェイス 2.6.6.9.5. XAUI PHY PMA チャネル・コントローラー・インターフェイス 2.6.6.9.6. XAUI PHY のオプショナルのPMA コントロールおよびステータス・インターフェイス
2.7. PCI Express* (PIPE) x
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス 2.7.2. サポートされているPIPE 機能 2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法 2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法 2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定 2.7.6. fPLL IP コアのPIPE 向けパラメーター設定 2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定 2.7.8. PIPE 向けネイティブPHY IP のポート 2.7.9. PIPE 向けfPLL ポート 2.7.10. PIPE 向けATX PLL のポート 2.7.11. TX ディエンファシスのプリセットマッピング 2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション 2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.7.2. サポートされているPIPE 機能 x
2.7.2.1. Gen1/Gen2 の機能 2.7.2.2. Gen3 の機能
2.7.2.1. Gen1/Gen2 の機能 x
2.7.2.1.1. Gen1 (2.5 Gbps) とGen2 (5 Gbps) との間の動的切り換え 2.7.2.1.2. トランスミッタの電気的アイドルの生成 2.7.2.1.3. パワーステート管理 2.7.2.1.4. コンプライアンス・パターン送信をサポートするための8B/10B エンコーダーの使用 2.7.2.1.5. レシーバーステータス 2.7.2.1.6. レシーバー検出 2.7.2.1.7. Gen1 およびGen2 のクロック補償 2.7.2.1.8. PCIe* リバース・パラレル・ループバック
2.7.2.2. Gen3 の機能 x
2.7.2.2.1. 自動速度ネゴシエーション 2.7.2.2.2. レート切り替え 2.7.2.2.3. Gen3 トランスミッタ電気的アイドルの生成 2.7.2.2.4. Gen3 クロック補償 2.7.2.2.5. Gen3 パワーステート管理 2.7.2.2.6. CDR コントロール 2.7.2.2.7. ギアボックス
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 x
2.7.12.1. ボンディング・コンフィグレーションのマスターチャネル
2.8. CPRI x
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック 2.8.2. CPRI 向けにサポートされる機能 2.8.3. CPRI 向けのマニュアルモードのワードアライナー 2.8.4. Arria® 10 トランシーバーへのCPRI の実装方法 2.8.5. CPRI 向けネイティブPHY IP のパラメーター設定
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック x
2.8.1.1. CPRI 向けTX PLL の選択 2.8.1.2. オート・ネゴシエーション
2.8.2. CPRI 向けにサポートされる機能 x
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー x
2.8.2.1.1. トランスミッタおよびレシーバーのレイテンシー
2.9. その他のプロトコル x
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する 2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 2.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 x
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法 2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定 2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法 2.9.1.4. エンハンストPCS FIFO の動作 2.9.1.5. TX データ・ビットスリップ 2.9.1.6. TX データ極性反転 2.9.1.7. RX データビットスリップ 2.9.1.8. RX データ極性反転
2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する x
2.9.2.1. マニュアルモードのワードアライナー 2.9.2.2. ワードアライナーの同期ステートマシン・モード 2.9.2.3. RX ビットスリップ 2.9.2.4. RX 極性反転 2.9.2.5. RX ビット反転 2.9.2.6. RX バイト反転 2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO 2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO 2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー 2.9.2.10. 8B/10B TX ディスパリティー・コントロール 2.9.2.11. ベーシックで低レイテンシーを有効にする方法 2.9.2.12. TX ビットスリップ 2.9.2.13. TX 極性反転 2.9.2.14. TX ビット反転 2.9.2.15. TX バイト反転 2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法 2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 x
2.9.3.1. トランシーバーPHY IP 2.9.3.2. PLL とGT トランシーバー・チャネルのクロックライン 2.9.3.3. リセット・コントローラー 2.9.3.4. エンハンストPCS を低レイテンシー・モードで使用する17.4 Gbps を超えるデータレートのデザインの実装方法 2.9.3.5. Arria 10 GT チャネルの使用
2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション x
2.10.1. NativeLink シミュレーション・フロー 2.10.2. IP シミュレーションのスクリプティング 2.10.3. カスタム・シミュレーション・フロー
2.10.1. NativeLink シミュレーション・フロー x
2.10.1.1. NativeLink をModelSim* シミュレーションの設定のために使用する方法 2.10.1.2. NativeLink をModelSim* RTL シミュレーション用に使用する方法 2.10.1.3. NativeLink をサードパーティーRTL シミュレーションの設定のために使用する方法
2.10.2. IP シミュレーションのスクリプティング x
2.10.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.10.3. カスタム・シミュレーション・フロー x
2.10.3.1. シミュレーション・ライブラリー・コンパイラーの使用方法 2.10.3.2. シミュレーション・スクリプトのカスタマイズ
3. PLL およびクロック・ネットワーク x
3.1. PLL 3.2. 入力リファレンス・クロックソース 3.3. トランスミッタ・クロック・ネットワーク 3.4. クロック生成ブロック 3.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング 3.6. トランスミッタ・データパス・インターフェイスのクロッキング 3.7. レシーバー・データパス・インターフェイスのクロッキング 3.8. 未使用/アイドルのクロックラインの要件 3.9. チャネル・ボンディング 3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク 3.11. PLL およびクロック・ネットワークの使用
3.1. PLL x
3.1.1. ATX PLL およびfPLL を使用する場合における送信PLL の間隔ガイドライン 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. ATX PLL IP コアのインスタンス化 3.1.2.2. ATX PLL IP コア
3.1.3. fPLL x
3.1.3.1. fPLL IP コアのインスタンス化 3.1.3.2. fPLL IP コア
3.1.4. CMU PLL x
3.1.4.1. CMU PLL IP コアのインスタンス化 3.1.4.2. CMU PLL IP コア
3.2. 入力リファレンス・クロックソース x
3.2.1. 専用のリファレンス・クロックピン 3.2.2. レシーバー入力ピン 3.2.3. 入力リファレンス・クロックソースとしてのPLL カスケード接続 3.2.4. リファレンス・クロック・ネットワーク 3.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック
3.3. トランスミッタ・クロック・ネットワーク x
3.3.1. x1 クロックライン 3.3.2. x6 クロックライン 3.3.3. xN クロックライン 3.3.4. GT クロックライン
3.9. チャネル・ボンディング x
3.9.1. PMA ボンディング 3.9.2. PMA ボンディングとPCS ボンディング 3.9.3. チャネルの結合方法の選択 3.9.4. スキューの計算方法
3.9.1. PMA ボンディング x
3.9.1.1. x6/xN ボンディング 3.9.1.2. PLL フィードバック補償ボンディング
3.11. PLL およびクロック・ネットワークの使用 x
3.11.1. 非ボンディング・コンフィグレーション 3.11.2. 結合コンフィグレーション 3.11.3. PLL カスケード接続の実装 3.11.4. ミックスとマッチの例 3.11.5. タイミング収束に関する推奨事項
3.11.1. 非ボンディング・コンフィグレーション x
3.11.1.1. シングルチャネルのx1 非ボンディング・コンフィグレーションの実装 3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装 3.11.1.3. マルチチャネルxN 非ボンディング・コンフィグレーションの実装
3.11.2. 結合コンフィグレーション x
3.11.2.1. x6/xN ボンディング・モードの実装 3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法
4. トランシーバー・チャネルのリセット x
4.1. リセットが必要なのはいつですか？ 4.2. トランシーバーPHY の実装 4.3. どのようにしてリセットしますか？ 4.4. トランシーバーPHY リセット・コントローラーの使用 4.5. ユーザーコード化されたリセット・コントローラーの使用 4.6. ステータス信号またはPLL ロック信号の合成 4.7. ボンディングしたPCS およびPMA チャネルのタイミング制約
4.3. どのようにしてリセットしますか？ x
4.3.1. モデル1：Default Model 4.3.2. モデル2：Acknowledgment Model 4.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック
4.3.1. モデル1：Default Model x
4.3.1.1. 推奨リセットシーケンス
4.3.1.1. 推奨リセットシーケンス x
4.3.1.1.1. デバイス動作中のトランスミッタのリセット 4.3.1.1.2. デバイス動作中のレシーバーのリセット 4.3.1.1.3. デバイスの動作中のトランシーバー・チャネルのリセット 4.3.1.1.4. デフォルトのモデルを使用したチャネルのダイナミック・リコンフィグレーション
4.3.1.1.2. デバイス動作中のレシーバーのリセット x
4.3.1.1.2.1. オート・ロックモードにおけるクロック・データ・リカバリー 4.3.1.1.2.2. マニュアル・ロックモードにおけるクロック・データ・リカバリー
4.3.2. モデル2：Acknowledgment Model x
4.3.2.1. 推奨リセットシーケンス
4.3.2.1. 推奨リセットシーケンス x
4.3.2.1.1. デバイス動作中のトランスミッタのリセット 4.3.2.1.2. デバイス動作中のレシーバーのリセット 4.3.2.1.3. Acknowledgment Model を使用したトランスミッタ・チャネルのダイナミック・リコンフィグレーション 4.3.2.1.4. Acknowledgment Model を使用したレシーバーチャネルのダイナミック・リコンフィグレーション
4.4. トランシーバーPHY リセット・コントローラーの使用 x
4.4.1. トランシーバーのPHY リセット・コントローラーIP のパラメーター化 4.4.2. Transceiver PHY Reset Controller Parameters 4.4.3. トランシーバーPHY リセット・コントローラーのインターフェイス 4.4.4. トランシーバーのPHY リセット・コントローラーのリソース使用率
4.5. ユーザーコード化されたリセット・コントローラーの使用 x
4.5.1. ユーザーコード化されたリセット・コントローラーの信号
5. Arria 10 トランシーバーPHY のアーキテクチャー x
5.1. Arria® 10 PMA アーキテクチャー 5.2. Arria 10 エンハンストPCS のアーキテクチャー 5.3. Arria® 10 標準PCS のアーキテクチャー 5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー
5.1. Arria® 10 PMA アーキテクチャー x
5.1.1. トランスミッタ 5.1.2. レシーバー 5.1.3. ループバック
5.1.1. トランスミッタ x
5.1.1.1. シリアライザー 5.1.1.2. トランスミッタ・バッファー
5.1.1.2. トランスミッタ・バッファー x
5.1.1.2.1. 高速差動I/O 5.1.1.2.2. プログラマブル差動出力電圧 5.1.1.2.3. プログラマブル・プリエンファシス 5.1.1.2.4. 電源分配ネットワーク (PDN) が引き起こすシンボル間干渉 (ISI) の補償 5.1.1.2.5. プログラマブル・トランスミッタ・オンチップ終端 (OCT)
5.1.2. レシーバー x
5.1.2.1. レシーバーバッファー 5.1.2.2. クロック・データ・リカバリー (CDR) ユニット 5.1.2.3. デシリアライザー
5.1.2.1. レシーバーバッファー x
5.1.2.1.1. プログラマブル・コモンモード電圧 (VCM) 5.1.2.1.2. プログラマブル差動オンチップ終端 (OCT) 5.1.2.1.3. 信号検出器 5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) 5.1.2.1.5. 可変ゲインアンプ (VGA) 5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE) 5.1.2.1.7. CTLE とDFE のイネーブル方法
5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) x
5.1.2.1.4.1. 高ゲインモード 5.1.2.1.4.2. 高データレート・モード
5.1.2.1.7. CTLE とDFE のイネーブル方法 x
5.1.2.1.7.1. コンフィグレーション方法
5.1.2.2. クロック・データ・リカバリー (CDR) ユニット x
5.1.2.2.1. Lock-to-Reference モード 5.1.2.2.2. Lock-to-Data モード 5.1.2.2.3. CDR ロックモード
5.1.2.2.3. CDR ロックモード x
5.1.2.2.3.1. 自動ロックモード 5.1.2.2.3.2. マニュアル・ロックモード
5.2. Arria 10 エンハンストPCS のアーキテクチャー x
5.2.1. トランスミッタ・データパス 5.2.2. レシーバーデータパス
5.2.1. トランスミッタ・データパス x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken フレーム・ジェネレーター 5.2.1.3. Interlaken CRC-32 ジェネレーター 5.2.1.4. 64B/66B エンコーダーとトランスミッタ・ステートマシン (TX SM) 5.2.1.5. パターン・ジェネレーター 5.2.1.6. スクランブラ 5.2.1.7. Interlaken ディスパリティー・ジェネレーター 5.2.1.8. TX ギアボックス、TX ビットスリップ、および極性反転 5.2.1.9. KR FEC ブロック
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. Phase Compensation モード 5.2.1.1.2. Register モード 5.2.1.1.3. Interlaken モード 5.2.1.1.4. Basic モード
5.2.1.5. パターン・ジェネレーター x
5.2.1.5.1. PRBS パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 5.2.1.5.2. 擬似ランダムパターン・ジェネレーター
5.2.2. レシーバーデータパス x
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転 5.2.2.2. ブロック・シンクロナイザー 5.2.2.3. Interlaken ディスパリティー・チェッカー 5.2.2.4. デスクランブラ 5.2.2.5. Interlaken フレーム・シンクロナイザー 5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) 5.2.2.7. 擬似ランダムパターン・ベリファイアー 5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー 5.2.2.9. Interlaken CRC-32 チェッカー 5.2.2.10. エンハンストPCS RX FIFO 5.2.2.11. RX KR FEC ブロック
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) x
5.2.2.6.1. PRBS チェッカー
5.2.2.10. エンハンストPCS RX FIFO x
5.2.2.10.1. Phase Compensation モード 5.2.2.10.2. Register モード 5.2.2.10.3. Interlaken モード 5.2.2.10.4. 10GBASE-R モード 5.2.2.10.5. Basic モード
5.2.2.10.4. 10GBASE-R モード x
5.2.2.10.4.1. アイドルOS の削除 5.2.2.10.4.2. アイドルの挿入
5.3. Arria® 10 標準PCS のアーキテクチャー x
5.3.1. トランスミッタ・データパス 5.3.2. レシーバーデータパス
5.3.1. トランスミッタ・データパス x
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) 5.3.1.2. バイト・シリアライザー 5.3.1.3. 8B/10B エンコーダー 5.3.1.4. 極性反転機能 5.3.1.5. 擬似ランダム・バイナリー・シーケンス (PRBS) ・ジェネレーター 5.3.1.6. TX ビットスリップ
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.1.1.1. TX FIFO低レイテンシー・モード 5.3.1.1.2. TX FIFO レジスターモード 5.3.1.1.3. TX FIFO 高速レジスターモード
5.3.1.2. バイト・シリアライザー x
5.3.1.2.1. 結合バイト・シリアライザー 5.3.1.2.2. バイト・シリアライザー・ディスエーブル・モード 5.3.1.2.3. バイト・シリアライザーSerialize x2 モード 5.3.1.2.4. バイト・シリアライザーSerialize x4 モード
5.3.1.3. 8B/10B エンコーダー x
5.3.1.3.1. 8B/10B エンコーダーのコントロール・コード・エンコーディング 5.3.1.3.2. 8B/10B エンコーダーのリセット状態 5.3.1.3.3. 8B/10B エンコーダーのアイドル・キャラクターの置換機能 5.3.1.3.4. 8B/10B エンコーダーの現在のランニング・ディスパリティーの制御機能 5.3.1.3.5. 8B/10B エンコーダーのビット反転機能 5.3.1.3.6. 8B/10B エンコーダーのバイト反転機能
5.3.2. レシーバーデータパス x
5.3.2.1. ワードアライナー 5.3.2.2. RX 極性反転機能 5.3.2.3. レートマッチFIFO 5.3.2.4. 8B/10B デコーダー 5.3.2.5. 擬似ランダム・バイナリー・シーケンス (PRBS) チェッカー 5.3.2.6. バイト・デシリアライザー 5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有)
5.3.2.1. ワードアライナー x
5.3.2.1.1. ビットスリップ・モードのワードアライナー 5.3.2.1.2. マニュアルモードのワードアライナー 5.3.2.1.3. ワードアライナーの同期ステートマシン・モード 5.3.2.1.4. 確定的レイテンシー・モードのワードアライナー 5.3.2.1.5. 各ワードアライナー・モードにおけるワードアライナーのパターン長 5.3.2.1.6. ワードアライナーのRX ビット反転機能 5.3.2.1.7. ワードアライナーのRX バイト反転機能
5.3.2.4. 8B/10B デコーダー x
5.3.2.4.1. 8B/10B デコーダーのコントロール・コード・エンコーディング 5.3.2.4.2. 8B/10B デコーダーのランニング・ディスパリティー・チェッカー機能
5.3.2.6. バイト・デシリアライザー x
5.3.2.6.1. バイト・デシリアライザー・ディスエーブル・モード 5.3.2.6.2. バイト・デシリアライザーDeserialize x2 モード 5.3.2.6.3. バイト・デシリアライザーDeserialize x4 モード 5.3.2.6.4. 結合バイト・デシリアライザー
5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.2.7.1. RX FIFO 低レイテンシー・モード 5.3.2.7.2. RX FIFO レジスターモード
5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー x
5.4.1. トランスミッタ・データパス 5.4.2. レシーバーデータパス 5.4.3. PIPE インターフェイス
5.4.1. トランスミッタ・データパス x
5.4.1.1. TX FIFO (標準PCS およびエンハンストPCS と共有) 5.4.1.2. ギアボックス
5.4.2. レシーバーデータパス x
5.4.2.1. ブロック・シンクロナイザー 5.4.2.2. レートマッチFIFO 5.4.2.3. RX FIFO (標準PCS およびエンハンストPCS と共有)
5.4.3. PIPE インターフェイス x
5.4.3.1. 自動速度ネゴシエーション 5.4.3.2. クロック・データ・リカバリー・コントロール
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション x
6.1. チャネルおよびPLL ブロックのリコンフィグレーション 6.2. リコンフィグレーション・インターフェイスとの相互作用 6.3. コンフィグレーション・ファイル 6.4. 複数のリコンフィグレーション・プロファイル 6.5. エンベデッド・リコンフィグレーション・ストリーマー 6.6. アービトレーション 6.7. ダイナミック・リコンフィグレーションにおける推奨事項 6.8. ダイナミック・リコンフィグレーション実行の手順 6.9. ダイレクト・リコンフィグレーション・フロー 6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー 6.11. 特殊なケースでのリコンフィグレーション・フロー 6.12. PMA アナログ・パラメーターの変更 6.13. ポートとパラメーター 6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス 6.15. エンベデッド・デバッグ機能 6.16. データパターン・ジェネレーターおよびチェッカーの使用 6.17. タイミング収束に関する推奨事項 6.18. サポートされない機能 6.19. Arria® 10 トランシーバー・レジスターマップ
6.2. リコンフィグレーション・インターフェイスとの相互作用 x
6.2.1. リコンフィグレーション・インターフェイスからの読み出し 6.2.2. リコンフィグレーション・インターフェイスへの書き込み
6.11. 特殊なケースでのリコンフィグレーション・フロー x
6.11.1. トランスミッタPLL の切り替え 6.11.2. リファレンス・クロックの切り替え
6.11.2. リファレンス・クロックの切り替え x
6.11.2.1. ATX リファレンス・クロックの切り替え 6.11.2.2. fPLL リファレンス・クロックの切り替え 6.11.2.3. CDR およびCMU リファレンス・クロックの切り替え
6.12. PMA アナログ・パラメーターの変更 x
6.12.1. ダイレクト・リコンフィグレーション・フローを使用したVOD、プリエンファシスの変更 6.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでのCTLE 設定の変更 6.12.3. トリガーされるAdaptation Mode のCTLE 設定 6.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブルとディスエーブル
6.15. エンベデッド・デバッグ機能 x
6.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME) 6.15.2. Optional Reconfiguration Logic
6.15.2. Optional Reconfiguration Logic x
6.15.2.1. ケーパビリティー・レジスター 6.15.2.2. コントロール・レジスターとステータスレジスター 6.15.2.3. PRBS ソフト・アキュムレーター
6.16. データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 6.16.2. 擬似ランダムパターン・テストモードの使用
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする 6.16.1.4. ボンディングしたデザインでPRBS チェッカーをイネーブルする 6.16.1.5. PRBS パターン反転を有効にする
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.1.1. ノン・ボンディング・デザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.2.1. ボンディングしたデザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする x
6.16.1.3.1. PRBS データチェッカーをイネーブルする例
6.16.2. 擬似ランダムパターン・テストモードの使用 x
6.16.2.1. 擬似ランダムパターン・モードを有効にする
7. キャリブレーション x
7.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション 7.2. キャリブレーション・レジスター 7.3. パワーアップ・キャリブレーション 7.4. ユーザー・リキャリブレーション 7.5. キャリブレーション例
7.2. キャリブレーション・レジスター x
7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター 7.2.2. トランシーバー・チャネル・キャリブレーション・レジスター 7.2.3. フラクショナルPLL キャリブレーション・レジスター 7.2.4. ATX PLL キャリブレーション・レジスター 7.2.5. ケーパビリティー・レジスター 7.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)
7.5. キャリブレーション例 x
7.5.1. ATX PLL リキャリブレーション 7.5.2. フラクショナルPLL (fPLL) リキャリブレーション 7.5.3. CDR/CMU PLL リキャリブレーション 7.5.4. PMA リキャリブレーション 7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション
7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション x
7.5.5.1. ユーザー・リキャリブレーション
8. アナログ・パラメーター設定 x
8.1. Assignment Editor を使用したアナログ・パラメーター設定 8.2. 既知のアサインメントを使用したQuartus Settings File の更新 8.3. アナログ・パラメーター設定リスト 8.4. レシーバーの一般的なアナログ設定 8.5. レシーバーのアナログ・イコライゼーション設定 8.6. トランスミッタの一般的なアナログ設定 8.7. トランスミッタ・プリエンファシスのアナログ設定 8.8. トランスミッタVOD の設定 8.9. 専用リファレンス・クロックの設定 8.10. 未使用のトランシーバーRX チャネルの設定
8.4. レシーバーの一般的なアナログ設定 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. レシーバーのアナログ・イコライゼーション設定 x
8.5.1. CTLE の設定 8.5.2. VGA の設定 8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定
8.5.1. CTLE の設定 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA の設定 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. トランスミッタの一般的なアナログ設定 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. トランスミッタ・プリエンファシスのアナログ設定 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. トランスミッタVOD の設定 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 専用リファレンス・クロックの設定 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 現行リリースの資料改訂履歴 x
9.1. 以前のリリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要
2. Arria 10 トランシーバーへのプロトコルの実装
3. PLL およびクロック・ネットワーク
4. トランシーバー・チャネルのリセット
5. Arria 10 トランシーバーPHY のアーキテクチャー
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション
7. キャリブレーション
8. アナログ・パラメーター設定
9. 現行リリースの資料改訂履歴

2.4.10. 標準PCS ポート

図 25. 標準PCS ポートを使用するトランシーバー・チャネル標準PCS を使用するトランシーバー・コンフィグレーション・モードのいずれかが選択されている場合、あるいは、トランシーバー・コンフィグレーションが標準PCS を使用するものでなかったとしても、Data Path Reconfiguration が選択されている場合に、標準PCS ポートが生じます。

以下の表では、変数は次に示すパラメーターを表します。

  • <n>：レーン数
  • <w>：インターフェイス幅
  • <d>：シリアライゼーション・ファクター
  • <s>：シンボルサイズ
  • <p>：PLL 数
表 67.  TX 標準PCS のデータ、コントロール、クロック
ポート名 入力/出力 クロックドメイン 説明
tx_parallel_data[<n>128-1:0]

入力

tx_clkout

FPGA ファブリックからTX PCS へのTX パラレルデータ入力です。
unused_tx_parallel_data

入力

 tx_clkout Enable simplified data interface をオンにした場合に、この信号は未使用データを指定します。Enable simplified data interface がセットされない場合には、未使用ビットはtx_parallel_data の一部になります。これらのビットをすべて0 に接続します。未使用データビットを0 に接続しなければ、ネイティブPHY IP コアがTX パラレルデータを正しくシリアル化することができません。
tx_coreclkin 入力 クロック

FPGA ファブリックのクロックです。このクロックは、TX FIFO の書き込みポートを駆動します。
tx_clkout

出力

 クロック

ノン・ボンディング・コンフィグレーションではローカルCGB により生成され、ボンディング・コンフィグレーションではマスターCGB により生成されるパラレルクロックです。このクロックは、tx_parallel_data をFPGA ファブリックからTX PCS へ駆動します。

表 68.  RX 標準PCS のデータ、コントロール、ステータス、クロック
ポート名 入力/出力 クロックドメイン 説明
rx_parallel_data[<n> 128-1:0]

出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

RX PCS からFPGA ファブリックへのRX パラレルデータです。rx_parallel_data の各128 ビット・ワードでデータビットは、8B/10B デコーダーがイネーブルされていればrx_parallel_data[7:0] に、8B/10B デコーダーがディスエーブルされていればrx_parallel_data[9:0] に相当します。

unused_rx_parallel_data

出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

Enable simplified data interface をオンにした場合に、この信号は未使用データを指定します。Enable simplified data interface がセットされない場合には、未使用ビットはrx_parallel_data の一部になります。これらの出力はフローティングのままにしておくことができます。
rx_clkout

出力

 クロック

RX 標準PCS 内のブロックを駆動するトランシーバーRX PMA によって回復された低速パラレルクロックです。
rx_coreclkin 入力 クロック

RX FIFO の読み出し側のクロックを駆動するRX パラレルクロックです。
表 69.  標準PCS FIFO
ポート名 入力/出力 クロックドメイン 説明
tx_std_pcfifo_full[<n>-1:0]

出力

FIFO の書き込み側を駆動するクロック (tx_coreclkin またはtx_clkout) に同期

標準TX FIFO がフルであることを示します。
tx_std_pcfifo_empty[<n>-1:0]

出力

FIFO の書き込み側を駆動するクロック (tx_coreclkin またはtx_clkout) に同期

標準TX FIFO が空であることを示します。
rx_std_pcfifo_full[<n>-1:0]

出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

標準RX FIFO がフルであることを示します。
rx_std_pcfifo_empty[<n>-1:0]

出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

標準RX FIFO が空であることを示します。
表 70.  レートマッチFIFO
ポート名 入力/出力 クロックドメイン 説明
rx_std_rmfifo_full[<n>-1:0]

出力

非同期

レートマッチFIFO フルのフラグです。アサートされるとレートマッチFIFO はフルです。この信号は同期させる必要があります。このポートはGigE モードにのみ使用されます。
rx_std_rmfifo_empty[<n>-1:0]

出力

非同期

レートマッチFIFO 空のフラグです。アサートされるとマッチFIFO は空です。この信号は同期させる必要があります。このポートはGigE モードにのみ使用されます。
rx_rmfifostatus[<n>-1:0]

出力

非同期

FIFO ステータスを示します。以下のエンコーディングが定義されています。

  • 2'b00：通常動作
  • 2'b01：削除、rx_std_rmfifo_full = 1
  • 2'b10：挿入、rx_std_rmfifo_empty = 1
  • 2’b11：フル、rx_rmfifostatus は rx_parallel_data の一部。rx_rmfifostatus はrx_parallel_data[14:13] に相当する
表 71.  8B/10B エンコーダーおよびデコーダー
ポート名 入力/出力 クロックドメイン 説明
tx_datak

入力

tx_clkout

 8B/10B がイネーブルされ、simplified data interface がセットされている場合にtx_datak を使用できます。1 であれば、8B/10B でエンコードされたワードであるtx_parallel_data がコントロールであることを示します。0 であれば、8B/10B でエンコードされたワードであるtx_parallel_data がデータであることを示します。simplified data interface がセットされていない場合には、tx_datak はtx_parallel_data の一部です。
tx_forcedisp[<n> (<w>/<s>-1:0]

入力

非同期

この信号により8B/10B エンコーダーのディスパリティーを強制できます。1 であれば、tx_dispval で駆動される値に出力データのディスパリティーを強制します。0 であれば、現在のランニング・ディスパリティーを継続します。tx_forcedisp はtx_parallel_data の一部です。tx_forcedisp はtx_parallel_data[9] に相当します。

tx_dispval[<n> (<w>/<s>-1:0]

入力

非同期

データのディスパリティーを指定します。0 であれば正のディスパリティーであることを示し、1 であれは負のディスパリティーであることを示します。tx_dispval はtx_parallel_data の一部です。tx_dispval はtx_dispval[10] に相当します。

rx_datak[<n><w>/<s>-1:0]

出力

rx_clkout

8B/10B がイネーブルされ、simplified data interface がセットされている場合にrx_datak を使用できます。1 であれば、8B/10B でデコードされたワードであるrx_parallel_data がコントロールであることを示します。0 であれば、8B/10B でデコードされたワードであるrx_parallel_data がデータであることを示します。simplified data interface がセットされていない場合には、rx_datak はrx_parallel_data の一部です。

rx_errdetect[<n><w>/<s>-1:0] 出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

アサートされると、受信したコードグループでコードグループ違反が検出されたことを示します。コードグループ違反とディスパリティー・エラーを区別するために、rx_disperr 信号と共に使用されます。rx_errdetect/rx_disperr に以下のエンコーディングが定義されています。

  • 2'b00：エラーなし
  • 2'b10：コードグループ違反
  • 2'b11：ディスパリティー・エラー。rx_errdetect はrx_parallel_data の一部。各128 ビット・ワードで、rx_errdetect はrx_parallel_data[9] に相当する
rx_disperr[<n><w>/<s>-1:0] 出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

アサートされると、受信したコードグループでのディスパリティー・エラーを示します。rx_disperr はrx_parallel_data の一部です。各128 ビット・ワードで、rx_disperr はrx_parallel_data[11] に相当します。
rx_runningdisp[<n><w>/<s>-1:0] 出力

FIFO の読み出し側を駆動するクロック (rx_coreclkin またはrx_clkout) に同期

High であれば、rx_parallel_data が負のディスパリティーで受信されたことを示します。Low であれば、rx_parallel_data が正のディスパリティーで受信されたことを示します。rx_runningdisp はrx_parallel_data の一部です。各128 ビット・ワードで、rx_runningdisp はrx_parallel_data[15] に相当します。
rx_patterndetect[<n><w>/<s>-1:0] 出力 非同期 アサートされると、プログラムされたワード・アライメント・パターンが現在のワード境界で検出されたことを示します。rx_patterndetect はrx_parallel_data の一部です。各128 ビット・ワードで、rx_patterndetect はrx_parallel_data[12] に相当します。
rx_syncstatus[<n><w>/<s>-1:0] 出力 非同期 アサートされると、同期に必要な条件が満たされたことを示します。rx_syncstatus はrx_parallel_data の一部です。各128 ビット・ワードで、rx_syncstatus はrx_parallel_data[10] に相当します。
表 72.  ワードアライナーとビットスリップ
ポート名 入力/出力 クロックドメイン 説明
tx_std_bitslipboundarysel[5 <n>-1:0] 入力

非同期

ビットスリップ境界選択信号です。TX ビットスリッパがスリップする必要があるビットの数を指定します。

rx_std_bitslipboundarysel[5 <n>-1:0] 出力

非同期

このポートは確定的レイテンシー・ワードアライナー・モードで使用されます。このポートはRX ブロックがスリップしたビット数をレポートします。Deterministic Latency Mode またはワードアライナーのManual Mode のどちらにおけるこのポートの値を考慮に入れる必要があります。
rx_std_wa_patternalign[<n>-1:0] 入力

rx_clkout に同期

ワードアライナーをマニュアルモードにするとアクティブになります。マニュアルモードでは、rx_std_wa_patternalign をアサートすることによってワードをアライメントします。PCS からPMA へのインターフェイス幅が10 ビットの場合、rx_std_wa_patternalign はレベル・センシティブです。他のすべてのPCS からPMA へのインターフェイス幅では、rx_std_wa_patternalign は正のエッジ・センシティブです。

このポートはワードアライナーがマニュアルまたは確定的レイテンシー・モードでコンフィグレーションされた場合にのみ使用できます。

ワードアライナーがマニュアルモードであり、PCS からPMA へのインターフェイス幅が10 ビットであれば、これはレベル・センシティブの信号です。この場合には、ワードアライナーは、ワード・アライメント・パターンのために入力データをモニターリングし、アライメント・パターンを見つけるとワード境界を更新します。

その他のすべてのPCA からPMA へのインターフェイス幅では、この信号はエッジ・センシティブです。この信号は、PCS パラレルクロックを使用してPCS 内で内部的に同期されており、また、同期を可能にするために少なくとも2 クロックサイクル・アサートされている必要があります。

rx_std_wa_a1a2size[<n>-1:0] 入力

非同期

SONET プロトコルに使用されます。A1 とA2 フレーミング・バイトが検出される必要がある際にアサートします。A1 とA2 はSONET のバックプレーン・バイトであり、PMA のデータ幅が8 ビットである場合にのみ使用されます。
rx_bitslip[<n>-1:0] 入力

非同期

ワードアライナーのモードがビットスリップ・モードである場合に使用されます。ワードアライナーが、マニュアル (PLD 制御) 、同期ステートマシン、または確定的レイテンシーのいずれかであるときは、rx_bitslip 信号は無効であり、0 に接続される必要があります。rx_std_bitslip 信号の立ち上がりエッジごとにワード境界は1 ビットでシフトされます。各ビットスリップは、受信したデータから最も早く受信したビットを削除します。

表 73.  ビット反転と極性反転
ポート名 入力/出力 クロックドメイン 説明
rx_std_byterev_ena[<n>-1:0]

入力

非同期

このコントロール・信号は、PMA 幅が16 ビットまたは20 ビットの場合に使用できます。アサートされると、RX インターフェイスでのバイト反転をイネーブルします。送信されたデータのMSB とLSB が誤った形に入れ替えられた場合に使用します。
rx_std_bitrev_ena[<n>-1:0]

入力

非同期

アサートされると、RX インターフェイスでのビット反転をイネーブルします。外部の送信回路が最上位ビットを先頭に送信していれば、ビットの順序は逆転しています。イネーブルすると、受信回路は全てのワードを反転させた順序で受信します。ビット反転回路はワードアライナーの出力で動作します。
tx_polinv[<n>-1:0]

入力

非同期

アサートされると、TX の極性ビットが反転されます。TX bit polarity inversion がイネーブルされている場合にのみアクティブになります。
rx_polinv[<n>-1:0]

入力

非同期

アサートされると、RX の極性ビットが反転されます。RX bit polarity inversion がイネーブルされている場合にのみアクティブになります。
rx_std_signaldetect[<n>-1:0]

出力

非同期

イネーブルすると、信号しきい値の検出回路は、RX 入力バッファーの信号レベルが信号検出しきい値電圧を超えていないかを検出します。信号検出しきい値はQuartus Prime Setting File (.qsf) のアサインメントを使用して指定できます。この信号はPCI Express*、SATA、およびSAS プロトコルに必要です。

関連情報
レベル 2 の表題