インテルのみ表示可能 — GUID: nik1398707090135
Ixiasoft
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4.7. ボンディングしたPCS およびPMA チャネルのタイミング制約
デザインがタイミング要件を満たしていることを保証するために、リセット信号用のSynopsys Design Constraint (SDC) を提供する必要があります。トランシーバー・ネイティブPHY IP コアを生成するときに、Quartus Prime ソフトウェアは、.sdc ファイルを生成します。
この.sdc には、リセットを含むほとんどの非同期信号のための基本的なフォルスパスが含まれています。ボンディングしたデザインの場合、このファイルがボンディングしたデザイン上の最大スキューの例を含んでいます。この.sdc ファイルは、tx_digitalreset 信号のfalse_path 例とmax_skew 例の制約を含んでいます。
IP が再生成される場合、変更が失われるため、生成された.sdc ファイルからのすべての変更されたIP の制約は、プロジェクトのメインの.sdc ファイルに移動する必要があります。
このスキューは、すべてのtx_digitalresets を一緒に結びつけるか、またはそれらを個別に制御するかに関係なく存在します。デザインにトランシーバーのPHY リセット・コントローラーIP コアが含まれている場合は、以下の例に示されている総称名をインスタンス名およびインターフェイス名に置き換えることができます。
ボンドクロックの使用時におけるTX デジタルリセットのSDC 制約
set_max_skew -from *<IP_INSTANCE_NAME> *tx_digitalreset*r_reset
-to *pld_pcs_interface* <1/2 coreclk period in ps>
上記の例では、次の置換を行う必要があります。
- <IP_Instance_NAME>:リセット・コントローラーIP インスタンス名またはPHY IP インスタンス名に置き換える
- <½ coreclk period in ps>:デザインのクロック周期の半分をピコ秒で置き換える
デザインにはカスタム・リセット・ロジックがある場合、*<IP_INSTANCE_NAME>*tx_digitalreset*r_reset をTX PCS リセット信号のソースレジスター、 tx_digitalreset に置き換えてください。
set_max_skew 制約について詳しくは、SDC and TimeQuest API Reference Manual を参照してください。