3.1.3.2. fPLL IP コア

インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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日付 4/20/2017

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3.1.3.2. fPLL IP コア

表 230. fPLL IP コアのコンフィグレーション・オプション、パラメーター、および設定
パラメーター	範囲	説明
fPLL Mode	Core Cascade Source Transceiver	操作のfPLL モードを指定します。汎用PLL としてfPLL を使用するためにCore を選択し、FPGA コアクロック・ネットワークをドライブします。 Cascade Source を選択し、カスケーディング・ソースとして別のPLL にfPLL を接続します。トランシーバー・ブロック用の送信PLL としてfPLL を使用するようにTransceiver を選択します。
Protocol Mode	Basic PCIe* Gen1 PCIe Gen2 PCIe Gen3 SDI_cascade OTN_cascade SDI_direct SATA TX	VCO の内部設定ルールを管理します。このパラメーターは、プリセットではありません。使用するプロトコルに応じてすべてのパラメーターを設定する必要があります。
Enable fractional mode	On/Off	フラクショナル周波数モードをイネーブルします。これにより、PLL は入力リファレンス・クロックの整数倍ではない周波数を出力することができます。
Enable physical output clock parameters	On/Off	このオプションを選択することで、手動でM、N、C、およびL のカウンター値を設定することができます。
Enable clklow and fref ports ⁵⁴	On/Off	外部ロック検出器のためのfref およびclklow クロックポートをイネーブルします。トランシーバー・モードでは、「Enable Fractional Mode」および「SDI_direct」のprot_mode が選択されている場合、pll_locked port が使用できず、ユーザーがfref およびclklow クロックポートを使用して、外部ロック検出器を作成することができます。
Desired Reference clock frequency	GUI を参照してください。	目的のPLL 入力リファレンス・クロック周波数を指定します。
Actual reference clock frequency	Read-only	実際のPLL 入力リファレンス・クロック周波数を表示します。
Number of PLL reference clocks	1 ～ 5	fPLL の入力リファレンス・クロック数を指定します。
New parameter: Selected reference clock source	0 ～ 4	fPLL へ最初に選択されるリファレンス・クロック入力を指定します。
Bandwidth	Low Medium High	VCO の帯域幅を指定します。帯域幅を高く設定すると、低減されたジッター除去を犠牲にして、PLL ロック時間を短縮します。
Operation mode	Direct Feedback compensation bonding	fPLL のフィードバック動作モードを指定します。
Multiply factor (M-counter)	8 ～ 127 (整数モード) 11 ～ 123 (フラクショナル・モード)	逓倍係数を指定します (M-counter)。
Divide factor (N-counter)	1 ～ 31	分周係数を指定します (N-counter)。
Divide factor (L-counter)	1、2、4、8	分周係数を指定します (L-counter)。
Divide factor (K-counter)	ユーザー定義	分周係数を指定します (K-counter)。
Divide factor (K-counter)	Read-only	PLL の目標出力周波数を表示します。
Divide factor (K-counter)	Read-only	PLL データレートを表示します。

表 231. fPLL のマスタークロック生成ブロックのパラメーターと設定
パラメーター	範囲	説明
Include Master Clock Generation Block	On/Off	イネーブルすると、fPLL IP コアの一部としてマスターCGB が含まれます。 PLL 出力はマスターCGB をドライブします。 x6/xN 結合モードおよび非結合モードに使用されます。
Clock division factor	1、2、4、8	ボンディング・クロックを生成する前に、マスターCGB クロック入力を分割します。
Enable x6/xN non-bonded high-speed clock output port	On/Off	x6/xN の非結合モードに使用されるマスターCGB シリアルクロック出力ポートをイネーブルします。
Enable PCIe clock switch interface	On/Off	PCIe クロック切り替え回路に使用される制御信号をイネーブルします。
MCGB input clock frequency	Read only	マスターCGB に必要な入力クロック周波数を表示します。このパラメーターを設定することはできません。
MCGB output data rate	Read only	マスターCGB の出力データレートを表示します。このパラメーターを設定することはできません。この値は、MCGB 入力クロック周波数とMCGB クロック分周係数に基づいて算出されます。
Enable bonding clock output ports	On/Off	チャネル・ボンディングに使用されるマスターCGB の`tx_bonding_clocks` 出力ポートをイネーブルします。結合したデザインには、このパラメーターをイネーブルする必要があります。
Enable feedback compensation bonding	On/Off	フィードバック補償ボンディングに使用されるマスターCGB のフィードバック出力パスをイネーブルします。イネーブルすると、フィードバック接続はPLL IP によって自動的に処理されます。
PMA interface width	8、10、16、20、32、40、64	PMA-PCS インターフェイスの幅を指定します。この値は、ネイティブPHY IP コアに選択したPMA インターフェイス幅に一致させます。ネイティブPHY IP コアのボンディング・クロックを生成するには、正しい値を選択する必要があります。

表 232. fPLL のダイナミック・リコンフィグレーションのパラメーターと設定
パラメーター	範囲	説明
Enable reconfiguration	On/Off	PLL リコンフィグレーション・インターフェイスをイネーブルします。シミュレーション・モデルをイネーブルし、リコンフィグレーションに向けてより多くのポートを追加します。
Enable Altera Debug Master Endpoint	On/Off	このオプションをオンにすると、Altera Debug Master Endpoint (ADME) がトランシーバーPLL IP コアにエンベッドされ、ダイナミック・リコンフィグレーションに向けてAvalon-MM スレーブ・インターフェイスへ内部で接続を実行します。ADME は、トランシーバーのリコンフィグレーション空間へのアクセスが可能で、システムコンソールを使用してJTAG 経由で特定の検証およびデバッグ機能が実行可能です。詳細については、リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーションの章を参照してください。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE	On/Off	イネーブルすると、`reconfig_waitrequest` は、PreSICE とのAVMM アービトレーションのステータスを表示しません。AVMM アービトレーション・ステータスは、ソフト・ステータス・レジスタービットに反映されます (この機能を使用するには、「Enable control and status registers feature」を有効にする必要があります)。
Enable capability registers	On/Off	fPLL のコンフィグレーションについてのハイレベルな情報を提供するケーパビリティー・レジスターをイネーブルします。
Set user-defined IP identifier		ケーパビリティー・レジスターがイネーブルされると`user_identifier` オフセットから読み出される、ユーザー定義の数値による識別子を設定します。
Enable control and status registers	On/Off	エンベデッド・デバッグ・ロジックを介して、PLL インターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターをイネーブルします。
Configuration file prefix		生成されるコンフィグレーション・ファイルのプレフィックス名を入力します。
Generate SystemVerilog package file	On/Off	PLL で使用されるすべての関連パラメーターを含むSystemVerilog のパッケージファイルを生成します。
Generate C header file	On/Off	PLL で使用されるすべての関連パラメーターを含むC ヘッダーファイルを生成します。
Generate MIF (Memory Initialize File)	On/Off	現在のコンフィグレーションが含まれているMIF ファイルを生成します。異なるPLL コンフィグレーション間で切り替えを実行するには、このオプションをリコンフィグレーションに使用します。

表 233. クロック・スイッチオーバー (ダイナミック・リコンフィグレーションと一般オプションの間)
クロック・スイッチオーバーのパラメーター	範囲	説明
Create a second input clock pllrefclk1	On/Off	このパラメーターをオンにすると、オリジナルのリファレンス・クロックで切り替えることができるバックアップ・クロックがfPLL に接続されます。
Second Reference Clock Frequency	ユーザー定義	fPLL の第2 リファレンス・クロック周波数を指定します。
Switchover Mode	Automatic Switchover Automatic Switchover Automatic Switchover	入力周波数スイッチオーバーの処理方法を指定します。Automatic Switchover は内蔵の回路を使用して、入力クロックの1 つがトグルを止めてもう一方に切り替えたかを検出します。 Manual Switchover は`EXTSWITCH` 信号を生成し、これを使用して、少なくとも3 サイクルにわたってHigh にアサートすることによってクロックを手動で切り替えることができます。 Automatic Switchover with Manual Override は、`EXTSWITCH` がHigh になるまで Automatic Switchover として動作します。この場合、`EXTSWITCH` がHigh にある限り、すべてのautomatic switch は無視されます。
Switchover Delays	0 ～ 7	Switchover Process にサイクル遅延の特定の量を追加します。
Create an active_clk signal to indicate the input clock in use	On/Off	このパラメーターは、PLL が現在どの入力クロックを使用しているかを示す出力を作成します。Low は`refclk` を示し、High はrefclk1 を示します。
Create a clkbad signal for each of the input clocks	On/Off	このパラメーターは、入力クロックごとに1 つずつ、2 つの`clkbad` 出力を作成します。Low は`CLK` が動作していることを示し、High は`CLK` が動作していないことを示します。

表 234. fPLL の生成オプション
パラメーター	入力/出力	説明
Generates parameter documentation file	On/Off	fPLL のすべてのパラメーターおよび値の説明が含まれている.csv ファイルを生成します。

表 235. fPLL IP コアポート
ポート	入力/出力	クロックドメイン	説明
pll_powerdown	入力	非同期	High にアサートされるとPLL をリセットします。動的にコントロールされる信号 (インテルのFPGA IP を使用する場合には、トランシーバーPHY リセット・コントローラーのpll_powerdown 出力) に接続される必要があります。
pll_refclk0	入力	N/A	リファレンス・クロック入力ポート0 です。 5 個のリファレンス・クロック入力ポートがあります。利用可能なリファレンス・クロックポートの数は、Number of PLL reference clocks のパラメーターに依存します。
pll_refclk1	入力	N/A	リファレンス・クロック入力ポート1 です。
pll_refclk2	入力	N/A	リファレンス・クロック入力ポート2 です。
pll_refclk3	入力	N/A	リファレンス・クロック入力ポート3 です。
pll_refclk4	入力	N/A	リファレンス・クロック入力ポート4 です。
tx_serial_clk	出力	N/A	GX チャネル向け高速シリアルクロック出力ポートです。x1 クロック・ネットワークとして機能します。
pll_locked	出力	非同期	PLL がロックされているかどうかを示すアクティブHigh ステータス信号です。
hssi_pll_cascade_clk	出力	N/A	fPLL カスケードクロック出力ポートです。
pll_pcie_clk	出力	N/A	PCIe に使用されます。
reconfig_clk0	入力	N/A	オプションのAvalon インターフェイス・クロックです。PLL リコンフィグレーションに使用します。
reconfig_reset0	入力	reconfig_clk0	Avalon インターフェイスをリセットするために使用されます。アサーションに非同期であり、デアサーションには同期です。
reconfig_write0	入力	reconfig_clk0	アクティブHigh のライトイネーブル信号です。
reconfig_read0	入力	reconfig_clk0	アクティブHigh のリードイネーブル信号です。
reconfig_address0[9:0]	入力	reconfig_clk0	読み取りおよび書き込み動作の両方にアクセスするアドレスの指定に使用される10 ビットのアドレスバスです。
reconfig_writedata0[31:0]	入力	reconfig_clk0	32 ビットのデータバスです。指定されたアドレスにライトデータを伝送します。
reconfig_readdata0[31:0]	出力	reconfig_clk0	32 ビットのデータバスです。指定したアドレスからリードデータを伝送します。
reconfig_waitrequest0	出力	reconfig_clk0	Avalon インターフェイス信号がビジー状態であることを示します。アサートされる場合、全ての入力が一定に保たなければなりません。
pll_cal_busy	出力	非同期	PLL キャリブレーションの進行中にHigh にアサートされるステータス信号です。この信号とリセット・コントローラーIP 上の`tx_cal_busy` ポートで論理OR を実行します。
mcgb_rst	入力	非同期	マスターCGB リセット・コントロールです。 `pll_powerdown` と同時に、このリセットをデアサートします。
mcgb_aux_clk0	入力	N/A	リンク速度ネゴシエーション中にfPLL/ATX PLL を切り替えるためにPCIe に使用されます。
tx_bonding_clocks[5:0]	出力	N/A	マスターCGB からの低速パラレルクロック出力を伝送するオプションの6 ビット・バスです。チャネル・ボンディングに使用され、x6/xN のクロック・ネットワークとして機能します。
mcgb_serial_clk	出力	N/A	x6/xN の非結合コンフィグレーション用の高速シリアルクロック出力です。
pcie_sw[1:0]	入力	非同期	PCIe プロトコルの実装に使用する2 ビットのレート切り替えコントロール入力です。
pcie_sw_done[1:0]	出力	非同期	PCIe プロトコルの実装に使用する2 ビットのレート切り替えステータス出力です。
atx_to_fpll_cascade_clk	入力	N/A	fPLL‐ATX PLL 間のカスケード接続クロック入力ポートをイネーブルします。
`fpll_to_fpll_cascade_clk`	出力	N/A	fPLL‐fPLL 間のカスケード出力ポート (Core モードでのみ) です。
`active_clk`	出力	N/A	PLL が使用している入力クロックを示す出力信号を生成します。この信号がロジックLow であれば、`refclk0` が使用されていることを示し、ロジックHigh であれば`refclk1` が使用中であることを示します (Clock Switchover がイネーブルされたCore モードでのみ)。
outclk0	出力	N/A	コア出力クロック0 です (Core モードでのみ)。
outclk1	出力	N/A	コア出力クロック1 です (Core モードでのみ)。
outclk2	出力	N/A	コア出力クロック2 です (Core モードでのみ)。
outclk3	出力	N/A	コア出力クロック3 です (Core モードでのみ)。
ext_lock_detect_clklow ⁵⁵	出力	N/A	外部ロック検出用のClklow 出力です。 Enable clklow and fref port を選択することで公開できます。
ext_lock_detect_fref ⁵⁵	出力	N/A	外部ロック検出用のFref 出力です。 Enable clklow and fref port を選択することで公開できます。
Phase_reset	入力	N/A	ダイナミック位相シフトリセットの入力信号です。DPS ソフトIP phase_reset 出力に接続されます。
phase_en	入力	N/A	ダイナミック位相シフトイネーブルの入力信号です。DPS ソフトIP phase_en 出力に接続されます。
updn	入力	N/A	ダイナミック位相シフトupdn の入力信号です。DPS ソフトIP updn 出力に接続されます。
cntsel[3:0]	入力	N/A	ダイナミック位相シフト・カウンター・バスです。DPS ソフトIP cntsel 出力バスに接続されます。

⁵⁴ fPLL fref 信号とclklow 信号は、インテル® の外部ソフトロック検出ロジックでのみ使用してください。

⁵⁵ fPLL fref 信号とclklow 信号は、インテル® の外部ソフトロック検出ロジックでのみ使用してください。

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