インテルのみ表示可能 — GUID: nik1398706912786
Ixiasoft
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2.7. PCI Express* (PIPE)
Arria 10 トランシーバーを使用して、データレートがそれぞれ2.5、5.0、8 Gbps のGen1、Gen2、Gen3 向けの、完全なPCI Express ソリューションを実装することができます。
以下のいずれかの方法を使用して、PCIe* 機能向けにトランシーバーをコンフィグレーションします。
- PCIe 用Arria 10 ハードIP
これは、トランザクション、データリンク、およびPHY/MAC 層を含む完全なPCIe のソリューションです。ハードIP ソリューションは、トランシーバーPHY インターフェイスに接続する専用のハードロジックが含まれています。注: 詳細については、 Arria 10 Avalon-ST Interface for PCIe Solutions User Guide を参照してください。
- PIPE Gen1/Gen2/Gen3 トランシーバー・コンフィグレーション・ルールにおけるネイティブPHY IP コア
ネイティブPHY IP (ネイティブPHY IP コア) を使用してPCIE モードでトランシーバーをコンフィグレーションすることで、PIPE インターフェイス (トランシーバーではPIPE モードと通常呼ばれる) へアクセス可能となります。このモードにより、サードパーティー製のMAC へのトランシーバー接続が可能となるため、完全なPCIe ソリューションを作成することができます。
PIPE の仕様 (バージョン3.0) は、PCIE に準拠した物理層の実装の詳細を提供します。PIPE Gen1、Gen2、Gen3 向けのネイティブPHY IP コアは、合計アグリゲーション帯域幅を2 から64 Gbps までの範囲とする、x1、x2、x4、x8 動作をサポートしています。x1 コンフィグレーションでは、各チャネルのPCS およびPMA ブロックは個別にクロック駆動され、個別にリセットされます。x2、x4、x8 コンフィグレーションは2 レーン、4 レーン、8 レーンリンクのチャネル・ボンディングをサポートします。これらのボンディングされたチャネル・コンフィグレーションでは、すべてのボンディングされたチャネルのPCS およびPMA ブロックは、共通のクロックおよびリセット信号を共有します。
Gen1 およびGen2 モードは8B/10B エンコーディングを使用します。これは、リンク帯域幅全体の20% のオーバーヘッドを有します。また、Gen3 モードは128b/130B エンコーディングを使用します。これは、2% 未満のオーバーヘッドを有します。動作するにあたって、Gen1 およびGen2 モードは標準PCS を使用し、Gen3 モードはGen3 PCS を使用します。
サポートの種類 | PCI Express 用Arria 10ハードIP | PCI Express 用のネイティブPHY IP コア (PIPE) |
---|---|---|
Gen1、Gen2、およびGen3 のデータレート | あり | あり |
MAC、データリンク、およびトランザクション・レイヤ | あり | FPGA ファブリック内でユーザー実装 |
トランシーバー・インターフェイス | PIPE 3.0 ベースのインターフェイスを介するハードIP |
|
セクションの内容
PIPE 向けトランシーバー・チャネルのデータパス
サポートされているPIPE 機能
PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法
Arria 10 トランシーバーでのPCI Express (PIPE) の実装方法
PIPE 向けネイティブPHY IP のパラメーター設定
fPLL IP コアのPIPE 向けパラメーター設定
ATX PLL IP コアのPIPE 向けパラメーター設定
PIPE 向けネイティブPHY IP のポート
PIPE 向けfPLL ポート
PIPE 向けATX PLL のポート
TX ディエンファシスのプリセットマッピング
PIPE コンフィグレーションにおけるチャネルの配置方法
Gen3 データレートでのPCIe (PIPE) 向けPHY IP コアのリンク・イコライゼーション
Arria 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)