インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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ID 683617
日付 4/20/2017
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ドキュメント目次
ドキュメント目次 x
1. Arria® 10 トランシーバーPHY の概要 2. Arria 10 トランシーバーへのプロトコルの実装 3. PLL およびクロック・ネットワーク 4. トランシーバー・チャネルのリセット 5. Arria 10 トランシーバーPHY のアーキテクチャー 6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション 7. キャリブレーション 8. アナログ・パラメーター設定 9. 現行リリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要 x
1.1. デバイスのトランシーバーのレイアウト 1.2. トランシーバーPHY アーキテクチャーの概要 1.3. キャリブレーション
1.1. デバイスのトランシーバーのレイアウト x
1.1.1. Arria® 10 GX デバイス・トランシーバーのレイアウト 1.1.2. Arria® 10 GT デバイス・トランシーバーのレイアウト 1.1.3. Arria® 10 GX およびGT デバイスのパッケージの詳細 1.1.4. Arria® 10 SX デバイス・トランシーバーのレイアウト 1.1.5. Arria® 10 SX デバイスのパッケージの詳細
1.2. トランシーバーPHY アーキテクチャーの概要 x
1.2.1. トランシーバー・バンクのアーキテクチャー 1.2.2. PHY 層のトランシーバー・コンポーネント 1.2.3. トランシーバーのフェーズ・ロック・ループ 1.2.4. クロック生成ブロック (CGB)
1.2.2. PHY 層のトランシーバー・コンポーネント x
1.2.2.1. GX トランシーバー・チャネル 1.2.2.2. GT トランシーバー・チャネル
1.2.3. トランシーバーのフェーズ・ロック・ループ x
1.2.3.1. ATX (Advanced Transmit) PLL 1.2.3.2. フラクショナルPLL (fPLL) 1.2.3.3. チャネルPLL (CMU/CDR PLL)
2. Arria 10 トランシーバーへのプロトコルの実装 x
2.1. トランシーバー・デザインのIP ブロック 2.2. トランシーバー・デザインフロー 2.3. Arria® 10 トランシーバーのプロトコルとPHY IP のサポート 2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 2.5. Interlaken 2.6. イーサネット 2.7. PCI Express* (PIPE) 2.8. CPRI 2.9. その他のプロトコル 2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション
2.2. トランシーバー・デザインフロー x
2.2.1. PHY IP コアの選択とインスタンス化 2.2.2. PHY IP コアの設定 2.2.3. PHY IP コアの生成 2.2.4. PLL IP コアの選択 2.2.5. PLL IP コアの設定 2.2.6. PLL IP コアの生成 2.2.7. リセット・コントローラー 2.2.8. リコンフィグレーション・ロジックの作成 2.2.9. PLL IP コアとリセット・コントローラーへのPHY IP の接続 2.2.10. データパスの接続 2.2.11. アナログ・パラメーターの設定 2.2.12. デザインのコンパイル 2.2.13. デザインの機能性の検証
2.4. Arria® 10 トランシーバー・ネイティブPHY IP コアの使用 x
2.4.1. プリセット 2.4.2. General パラメーターとDatapath パラメーター 2.4.3. PMA パラメーター 2.4.4. Enhanced PCS パラメーター 2.4.5. Standard PCS パラメーター 2.4.6. PCS Direct 2.4.7. Dynamic Reconfiguration パラメーター 2.4.8. PMA ポート 2.4.9. エンハンストPCS ポート 2.4.10. 標準PCS ポート 2.4.11. IP コアファイルの保存場所 2.4.12. 未使用のトランシーバーRX チャネル 2.4.13. サポートされない機能
2.4.9. エンハンストPCS ポート x
2.4.9.1. エンハンストPCS のTX およびRX コントロール・ポート
2.5. Interlaken x
2.5.1. メタフレームのフォーマットとフレーミング層のコントロール・ワード 2.5.2. Interlaken コンフィグレーションのクロックとボンディング 2.5.3. Arria 10 トランシーバーへのInterlaken の実装方法 2.5.4. デザイン例 2.5.5. Interlaken 向けネイティブPHY IP のパラメーター設定
2.5.2. Interlaken コンフィグレーションのクロックとボンディング x
2.5.2.1. xN クロック・ボンディングのシナリオ 2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン
2.5.2.2. TX マルチレーン・ボンディングおよびRX マルチレーン・デスキュー・アライメント・ステートマシン x
2.5.2.2.1. TX FIFO ソフト・ボンディング 2.5.2.2.2. RX マルチレーンFIFO デスキュー・ステートマシン
2.6. イーサネット x
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE 2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント 2.6.3. 10GBASE-KR PHY IP コア 2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア 2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア 2.6.6. XAUI PHY IP コア 2.6.7. 頭字語
2.6.1. ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE x
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード 2.6.1.2. GbE およびIEEE 1588v2 に準拠したGbE のワード・アライメント 2.6.1.3. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B デコード 2.6.1.4. GbE のレートマッチFIFO 2.6.1.5. GbE およびIEEE 1588v2 に準拠したGbE の Arria® 10 トランシーバーへの実装方法 2.6.1.6. GbE およびIEEE 1588v2 に準拠したGbE 向けネイティブPHY IP のパラメーター設定
2.6.1.1. GbE およびIEEE 1588v2 に準拠したGbE の8B/10B エンコード x
2.6.1.1.1. GbE およびIEEE 1588v2 に準拠したGbE での8B/10B エンコーダーのリセット状態
2.6.2. 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント x
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 2.6.2.2. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法 2.6.2.3. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R 向けネイティブPHY IP のパラメーター設定 2.6.2.4. 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R のトランシーバー・コンフィグレーション向けネイティブPHY IP のポート
2.6.2.1. 10GBASE-R でのXGMII のクロック駆動方式 x
2.6.2.1.1. TX FIFO とRX FIFO
2.6.3. 10GBASE-KR PHY IP コア x
2.6.3.1. 10GBASE-KR PHY のリリース情報 2.6.3.2. 10GBASE-KR PHY のパフォーマンスとリソース使用率 2.6.3.3. 10GBASE-KR の機能の説明 2.6.3.4. 10GBASE-KR PHY のパラメーター化 2.6.3.5. 10GBASE-KR PHY インターフェイス 2.6.3.6. Avalon-MM レジスター・インターフェイス 2.6.3.7. 10GBASE-KR デザインの作成 2.6.3.8. デザイン例 2.6.3.9. シミュレーション・サポート
2.6.3.4. 10GBASE-KR PHY のパラメーター化 x
2.6.3.4.1. General Options 2.6.3.4.2. 10GBASE-R パラメーター 2.6.3.4.3. 10GBASE-KR オート・ネゴシエーションとリンク・トレーニングのパラメーター 2.6.3.4.4. 10GBASE-KR オプショナル・パラメーター 2.6.3.4.5. Speed Detection のパラメーター
2.6.3.5. 10GBASE-KR PHY インターフェイス x
2.6.3.5.1. クロック・インターフェイスとリセット・インターフェイス 2.6.3.5.2. データ・インターフェイス 2.6.3.5.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.3.5.4. シリアルデータ・インターフェイス 2.6.3.5.5. コントロールおよびステータス・インターフェイス 2.6.3.5.6. ダイナミック・リコンフィグレーション・インターフェイス
2.6.3.6. Avalon-MM レジスター・インターフェイス x
2.6.3.6.1. 10GBASE-KR PHY レジスターの定義 2.6.3.6.2. ハード・トランシーバーPHY レジスター 2.6.3.6.3. エンハンストPCS レジスター 2.6.3.6.4. PMA レジスター
2.6.4. 1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア x
2.6.4.1. 1G/10GbE PHY のリリース情報 2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率 2.6.4.3. 1G/10GbE PHY の機能の説明 2.6.4.4. クロック・インターフェイスとリセット・インターフェイス 2.6.4.5. 1G/10GbE PHY のパラメーター化 2.6.4.6. 1G/10GbE PHY インターフェイス 2.6.4.7. Avalon-MM レジスター・インターフェイス 2.6.4.8. 1G/10GbE デザインの作成 2.6.4.9. デザイン・ガイドライン 2.6.4.10. チャネル配置のガイドライン 2.6.4.11. デザイン例 2.6.4.12. シミュレーション・サポート 2.6.4.13. TimeQuest タイミング制約
2.6.4.5. 1G/10GbE PHY のパラメーター化 x
2.6.4.5.1. General Options 2.6.4.5.2. 10GBASE-R パラメーター 2.6.4.5.3. 10M/100M/1Gb イーサネットのパラメーター 2.6.4.5.4. Speed Detection のパラメーター 2.6.4.5.5. PHY アナログ・パラメーター
2.6.4.6. 1G/10GbE PHY インターフェイス x
2.6.4.6.1. クロック・インターフェイスとリセット・インターフェイス 2.6.4.6.2. データ・インターフェイス 2.6.4.6.3. 標準SDR XGMII データへのXGMII のマッピング 2.6.4.6.4. GMII インターフェイス 2.6.4.6.5. シリアルデータ・インターフェイス 2.6.4.6.6. コントロールおよびステータス・インターフェイス 2.6.4.6.7. MII 2.6.4.6.8. ダイナミック・リコンフィグレーション・インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス x
2.6.4.7.1. レジスターの定義 2.6.4.7.2. ハード・トランシーバーPHY レジスター 2.6.4.7.3. エンハンストPCS レジスター 2.6.4.7.4. Arria 10 GMII PCS レジスター 2.6.4.7.5. PMA レジスター 2.6.4.7.6. 速度変更の概要
2.6.5. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア x
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて 2.6.5.2. IP コアの使用 2.6.5.3. コンフィグレーション・レジスター 2.6.5.4. インターフェイス信号
2.6.5.1. 1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアについて x
2.6.5.1.1. 機能 2.6.5.1.2. リリース情報 2.6.5.1.3. サポートされるデバイスファミリー 2.6.5.1.4. リソース使用率
2.6.5.1.3. サポートされるデバイスファミリー x
2.6.5.1.3.1. デバイス・サポート・レベルについて
2.6.5.2. IP コアの使用 x
2.6.5.2.1. パラメーターの設定 2.6.5.2.2. タイミング制約 2.6.5.2.3. PHY の速度変更
2.6.5.3. コンフィグレーション・レジスター x
2.6.5.3.1. レジスターアクセスについて
2.6.5.4. インターフェイス信号 x
2.6.5.4.1. クロック信号とリセット信号 2.6.5.4.2. 動作モードおよび速度の信号 2.6.5.4.3. GMII 信号 2.6.5.4.4. XGMII 信号 2.6.5.4.5. ステータス信号 2.6.5.4.6. シリアル・インターフェイス信号 2.6.5.4.7. トランシーバー・ステータス信号およびリコンフィグレーション信号 2.6.5.4.8. Avalon-MM インターフェイス信号
2.6.6. XAUI PHY IP コア x
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス 2.6.6.2. XAUI でサポートされる機能 2.6.6.3. XAUI PHY のリリース情報 2.6.6.4. XAUI PHY でサポートされるデバイスファミリー 2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン 2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率 2.6.6.7. XAUI PHY のパラメーター化 2.6.6.8. XAUI PHY のポート 2.6.6.9. XAUI PHY のインターフェイス 2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明 2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.6.6.7. XAUI PHY のパラメーター化 x
2.6.6.7.1. XAUI PHY のGeneral パラメーター 2.6.6.7.2. XAUI PHY のAdvanced Options パラメーター
2.6.6.9. XAUI PHY のインターフェイス x
2.6.6.9.1. SDR XGMII TX インターフェイス 2.6.6.9.2. SDR XGMII RX インターフェイス 2.6.6.9.3. トランシーバーのシリアルデータ・インターフェイス 2.6.6.9.4. XAUI PHY クロック、リセット、およびパワーダウン・インターフェイス 2.6.6.9.5. XAUI PHY PMA チャネル・コントローラー・インターフェイス 2.6.6.9.6. XAUI PHY のオプショナルのPMA コントロールおよびステータス・インターフェイス
2.7. PCI Express* (PIPE) x
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス 2.7.2. サポートされているPIPE 機能 2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法 2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法 2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定 2.7.6. fPLL IP コアのPIPE 向けパラメーター設定 2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定 2.7.8. PIPE 向けネイティブPHY IP のポート 2.7.9. PIPE 向けfPLL ポート 2.7.10. PIPE 向けATX PLL のポート 2.7.11. TX ディエンファシスのプリセットマッピング 2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション 2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.7.2. サポートされているPIPE 機能 x
2.7.2.1. Gen1/Gen2 の機能 2.7.2.2. Gen3 の機能
2.7.2.1. Gen1/Gen2 の機能 x
2.7.2.1.1. Gen1 (2.5 Gbps) とGen2 (5 Gbps) との間の動的切り換え 2.7.2.1.2. トランスミッタの電気的アイドルの生成 2.7.2.1.3. パワーステート管理 2.7.2.1.4. コンプライアンス・パターン送信をサポートするための8B/10B エンコーダーの使用 2.7.2.1.5. レシーバーステータス 2.7.2.1.6. レシーバー検出 2.7.2.1.7. Gen1 およびGen2 のクロック補償 2.7.2.1.8. PCIe* リバース・パラレル・ループバック
2.7.2.2. Gen3 の機能 x
2.7.2.2.1. 自動速度ネゴシエーション 2.7.2.2.2. レート切り替え 2.7.2.2.3. Gen3 トランスミッタ電気的アイドルの生成 2.7.2.2.4. Gen3 クロック補償 2.7.2.2.5. Gen3 パワーステート管理 2.7.2.2.6. CDR コントロール 2.7.2.2.7. ギアボックス
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法 x
2.7.12.1. ボンディング・コンフィグレーションのマスターチャネル
2.8. CPRI x
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック 2.8.2. CPRI 向けにサポートされる機能 2.8.3. CPRI 向けのマニュアルモードのワードアライナー 2.8.4. Arria® 10 トランシーバーへのCPRI の実装方法 2.8.5. CPRI 向けネイティブPHY IP のパラメーター設定
2.8.1. CPRI 向けトランシーバー・チャネルのデータパスとクロック x
2.8.1.1. CPRI 向けTX PLL の選択 2.8.1.2. オート・ネゴシエーション
2.8.2. CPRI 向けにサポートされる機能 x
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー
2.8.2.1. CPRI 向けの確定的レイテンシー・モードのワードアライナー x
2.8.2.1.1. トランスミッタおよびレシーバーのレイテンシー
2.9. その他のプロトコル x
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する 2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 2.9.4. PCS Direct トランシーバー・コンフィグレーション・ルールの実装方法
2.9.1. エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションの使用 x
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法 2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定 2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法 2.9.1.4. エンハンストPCS FIFO の動作 2.9.1.5. TX データ・ビットスリップ 2.9.1.6. TX データ極性反転 2.9.1.7. RX データビットスリップ 2.9.1.8. RX データ極性反転
2.9.2. 標準PCS のBasic/Custom、およびレートマッチを伴うBasic/Custom のコンフィグレーションを使用する x
2.9.2.1. マニュアルモードのワードアライナー 2.9.2.2. ワードアライナーの同期ステートマシン・モード 2.9.2.3. RX ビットスリップ 2.9.2.4. RX 極性反転 2.9.2.5. RX ビット反転 2.9.2.6. RX バイト反転 2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO 2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO 2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー 2.9.2.10. 8B/10B TX ディスパリティー・コントロール 2.9.2.11. ベーシックで低レイテンシーを有効にする方法 2.9.2.12. TX ビットスリップ 2.9.2.13. TX 極性反転 2.9.2.14. TX ビット反転 2.9.2.15. TX バイト反転 2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法 2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
2.9.3. Arria 10 GT チャネルの実装用のデザイン検討事項 x
2.9.3.1. トランシーバーPHY IP 2.9.3.2. PLL とGT トランシーバー・チャネルのクロックライン 2.9.3.3. リセット・コントローラー 2.9.3.4. エンハンストPCS を低レイテンシー・モードで使用する17.4 Gbps を超えるデータレートのデザインの実装方法 2.9.3.5. Arria 10 GT チャネルの使用
2.10. トランシーバー・ネイティブPHY IP コアのシミュレーション x
2.10.1. NativeLink シミュレーション・フロー 2.10.2. IP シミュレーションのスクリプティング 2.10.3. カスタム・シミュレーション・フロー
2.10.1. NativeLink シミュレーション・フロー x
2.10.1.1. NativeLink をModelSim* シミュレーションの設定のために使用する方法 2.10.1.2. NativeLink をModelSim* RTL シミュレーション用に使用する方法 2.10.1.3. NativeLink をサードパーティーRTL シミュレーションの設定のために使用する方法
2.10.2. IP シミュレーションのスクリプティング x
2.10.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.10.3. カスタム・シミュレーション・フロー x
2.10.3.1. シミュレーション・ライブラリー・コンパイラーの使用方法 2.10.3.2. シミュレーション・スクリプトのカスタマイズ
3. PLL およびクロック・ネットワーク x
3.1. PLL 3.2. 入力リファレンス・クロックソース 3.3. トランスミッタ・クロック・ネットワーク 3.4. クロック生成ブロック 3.5. FPGA ファブリック-トランシーバー・インターフェイスのクロッキング 3.6. トランスミッタ・データパス・インターフェイスのクロッキング 3.7. レシーバー・データパス・インターフェイスのクロッキング 3.8. 未使用/アイドルのクロックラインの要件 3.9. チャネル・ボンディング 3.10. PLL フィードバックおよびカスケード・クロック・ネットワーク 3.11. PLL およびクロック・ネットワークの使用
3.1. PLL x
3.1.1. ATX PLL およびfPLL を使用する場合における送信PLL の間隔ガイドライン 3.1.2. ATX PLL 3.1.3. fPLL 3.1.4. CMU PLL
3.1.2. ATX PLL x
3.1.2.1. ATX PLL IP コアのインスタンス化 3.1.2.2. ATX PLL IP コア
3.1.3. fPLL x
3.1.3.1. fPLL IP コアのインスタンス化 3.1.3.2. fPLL IP コア
3.1.4. CMU PLL x
3.1.4.1. CMU PLL IP コアのインスタンス化 3.1.4.2. CMU PLL IP コア
3.2. 入力リファレンス・クロックソース x
3.2.1. 専用のリファレンス・クロックピン 3.2.2. レシーバー入力ピン 3.2.3. 入力リファレンス・クロックソースとしてのPLL カスケード接続 3.2.4. リファレンス・クロック・ネットワーク 3.2.5. 入力リファレンス・クロックとしてのグローバルクロックまたはコアクロック
3.3. トランスミッタ・クロック・ネットワーク x
3.3.1. x1 クロックライン 3.3.2. x6 クロックライン 3.3.3. xN クロックライン 3.3.4. GT クロックライン
3.9. チャネル・ボンディング x
3.9.1. PMA ボンディング 3.9.2. PMA ボンディングとPCS ボンディング 3.9.3. チャネルの結合方法の選択 3.9.4. スキューの計算方法
3.9.1. PMA ボンディング x
3.9.1.1. x6/xN ボンディング 3.9.1.2. PLL フィードバック補償ボンディング
3.11. PLL およびクロック・ネットワークの使用 x
3.11.1. 非ボンディング・コンフィグレーション 3.11.2. 結合コンフィグレーション 3.11.3. PLL カスケード接続の実装 3.11.4. ミックスとマッチの例 3.11.5. タイミング収束に関する推奨事項
3.11.1. 非ボンディング・コンフィグレーション x
3.11.1.1. シングルチャネルのx1 非ボンディング・コンフィグレーションの実装 3.11.1.2. マルチチャネルx1 非ボンディング・コンフィグレーションの実装 3.11.1.3. マルチチャネルxN 非ボンディング・コンフィグレーションの実装
3.11.2. 結合コンフィグレーション x
3.11.2.1. x6/xN ボンディング・モードの実装 3.11.2.2. PLL フィードバック補償ボンディング・モードの実装方法
4. トランシーバー・チャネルのリセット x
4.1. リセットが必要なのはいつですか？ 4.2. トランシーバーPHY の実装 4.3. どのようにしてリセットしますか？ 4.4. トランシーバーPHY リセット・コントローラーの使用 4.5. ユーザーコード化されたリセット・コントローラーの使用 4.6. ステータス信号またはPLL ロック信号の合成 4.7. ボンディングしたPCS およびPMA チャネルのタイミング制約
4.3. どのようにしてリセットしますか？ x
4.3.1. モデル1：Default Model 4.3.2. モデル2：Acknowledgment Model 4.3.3. リセット信号およびパワーダウン信号の影響を受けるトランシーバー・ブロック
4.3.1. モデル1：Default Model x
4.3.1.1. 推奨リセットシーケンス
4.3.1.1. 推奨リセットシーケンス x
4.3.1.1.1. デバイス動作中のトランスミッタのリセット 4.3.1.1.2. デバイス動作中のレシーバーのリセット 4.3.1.1.3. デバイスの動作中のトランシーバー・チャネルのリセット 4.3.1.1.4. デフォルトのモデルを使用したチャネルのダイナミック・リコンフィグレーション
4.3.1.1.2. デバイス動作中のレシーバーのリセット x
4.3.1.1.2.1. オート・ロックモードにおけるクロック・データ・リカバリー 4.3.1.1.2.2. マニュアル・ロックモードにおけるクロック・データ・リカバリー
4.3.2. モデル2：Acknowledgment Model x
4.3.2.1. 推奨リセットシーケンス
4.3.2.1. 推奨リセットシーケンス x
4.3.2.1.1. デバイス動作中のトランスミッタのリセット 4.3.2.1.2. デバイス動作中のレシーバーのリセット 4.3.2.1.3. Acknowledgment Model を使用したトランスミッタ・チャネルのダイナミック・リコンフィグレーション 4.3.2.1.4. Acknowledgment Model を使用したレシーバーチャネルのダイナミック・リコンフィグレーション
4.4. トランシーバーPHY リセット・コントローラーの使用 x
4.4.1. トランシーバーのPHY リセット・コントローラーIP のパラメーター化 4.4.2. Transceiver PHY Reset Controller Parameters 4.4.3. トランシーバーPHY リセット・コントローラーのインターフェイス 4.4.4. トランシーバーのPHY リセット・コントローラーのリソース使用率
4.5. ユーザーコード化されたリセット・コントローラーの使用 x
4.5.1. ユーザーコード化されたリセット・コントローラーの信号
5. Arria 10 トランシーバーPHY のアーキテクチャー x
5.1. Arria® 10 PMA アーキテクチャー 5.2. Arria 10 エンハンストPCS のアーキテクチャー 5.3. Arria® 10 標準PCS のアーキテクチャー 5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー
5.1. Arria® 10 PMA アーキテクチャー x
5.1.1. トランスミッタ 5.1.2. レシーバー 5.1.3. ループバック
5.1.1. トランスミッタ x
5.1.1.1. シリアライザー 5.1.1.2. トランスミッタ・バッファー
5.1.1.2. トランスミッタ・バッファー x
5.1.1.2.1. 高速差動I/O 5.1.1.2.2. プログラマブル差動出力電圧 5.1.1.2.3. プログラマブル・プリエンファシス 5.1.1.2.4. 電源分配ネットワーク (PDN) が引き起こすシンボル間干渉 (ISI) の補償 5.1.1.2.5. プログラマブル・トランスミッタ・オンチップ終端 (OCT)
5.1.2. レシーバー x
5.1.2.1. レシーバーバッファー 5.1.2.2. クロック・データ・リカバリー (CDR) ユニット 5.1.2.3. デシリアライザー
5.1.2.1. レシーバーバッファー x
5.1.2.1.1. プログラマブル・コモンモード電圧 (VCM) 5.1.2.1.2. プログラマブル差動オンチップ終端 (OCT) 5.1.2.1.3. 信号検出器 5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) 5.1.2.1.5. 可変ゲインアンプ (VGA) 5.1.2.1.6. デシジョン・フィードバック・イコライゼーション (DFE) 5.1.2.1.7. CTLE とDFE のイネーブル方法
5.1.2.1.4. 連続時間リニア・イコライゼーション (CTLE) x
5.1.2.1.4.1. 高ゲインモード 5.1.2.1.4.2. 高データレート・モード
5.1.2.1.7. CTLE とDFE のイネーブル方法 x
5.1.2.1.7.1. コンフィグレーション方法
5.1.2.2. クロック・データ・リカバリー (CDR) ユニット x
5.1.2.2.1. Lock-to-Reference モード 5.1.2.2.2. Lock-to-Data モード 5.1.2.2.3. CDR ロックモード
5.1.2.2.3. CDR ロックモード x
5.1.2.2.3.1. 自動ロックモード 5.1.2.2.3.2. マニュアル・ロックモード
5.2. Arria 10 エンハンストPCS のアーキテクチャー x
5.2.1. トランスミッタ・データパス 5.2.2. レシーバーデータパス
5.2.1. トランスミッタ・データパス x
5.2.1.1. Enhanced PCS TX FIFO 5.2.1.2. Interlaken フレーム・ジェネレーター 5.2.1.3. Interlaken CRC-32 ジェネレーター 5.2.1.4. 64B/66B エンコーダーとトランスミッタ・ステートマシン (TX SM) 5.2.1.5. パターン・ジェネレーター 5.2.1.6. スクランブラ 5.2.1.7. Interlaken ディスパリティー・ジェネレーター 5.2.1.8. TX ギアボックス、TX ビットスリップ、および極性反転 5.2.1.9. KR FEC ブロック
5.2.1.1. Enhanced PCS TX FIFO x
5.2.1.1.1. Phase Compensation モード 5.2.1.1.2. Register モード 5.2.1.1.3. Interlaken モード 5.2.1.1.4. Basic モード
5.2.1.5. パターン・ジェネレーター x
5.2.1.5.1. PRBS パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 5.2.1.5.2. 擬似ランダムパターン・ジェネレーター
5.2.2. レシーバーデータパス x
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転 5.2.2.2. ブロック・シンクロナイザー 5.2.2.3. Interlaken ディスパリティー・チェッカー 5.2.2.4. デスクランブラ 5.2.2.5. Interlaken フレーム・シンクロナイザー 5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) 5.2.2.7. 擬似ランダムパターン・ベリファイアー 5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー 5.2.2.9. Interlaken CRC-32 チェッカー 5.2.2.10. エンハンストPCS RX FIFO 5.2.2.11. RX KR FEC ブロック
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM) x
5.2.2.6.1. PRBS チェッカー
5.2.2.10. エンハンストPCS RX FIFO x
5.2.2.10.1. Phase Compensation モード 5.2.2.10.2. Register モード 5.2.2.10.3. Interlaken モード 5.2.2.10.4. 10GBASE-R モード 5.2.2.10.5. Basic モード
5.2.2.10.4. 10GBASE-R モード x
5.2.2.10.4.1. アイドルOS の削除 5.2.2.10.4.2. アイドルの挿入
5.3. Arria® 10 標準PCS のアーキテクチャー x
5.3.1. トランスミッタ・データパス 5.3.2. レシーバーデータパス
5.3.1. トランスミッタ・データパス x
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) 5.3.1.2. バイト・シリアライザー 5.3.1.3. 8B/10B エンコーダー 5.3.1.4. 極性反転機能 5.3.1.5. 擬似ランダム・バイナリー・シーケンス (PRBS) ・ジェネレーター 5.3.1.6. TX ビットスリップ
5.3.1.1. TX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.1.1.1. TX FIFO低レイテンシー・モード 5.3.1.1.2. TX FIFO レジスターモード 5.3.1.1.3. TX FIFO 高速レジスターモード
5.3.1.2. バイト・シリアライザー x
5.3.1.2.1. 結合バイト・シリアライザー 5.3.1.2.2. バイト・シリアライザー・ディスエーブル・モード 5.3.1.2.3. バイト・シリアライザーSerialize x2 モード 5.3.1.2.4. バイト・シリアライザーSerialize x4 モード
5.3.1.3. 8B/10B エンコーダー x
5.3.1.3.1. 8B/10B エンコーダーのコントロール・コード・エンコーディング 5.3.1.3.2. 8B/10B エンコーダーのリセット状態 5.3.1.3.3. 8B/10B エンコーダーのアイドル・キャラクターの置換機能 5.3.1.3.4. 8B/10B エンコーダーの現在のランニング・ディスパリティーの制御機能 5.3.1.3.5. 8B/10B エンコーダーのビット反転機能 5.3.1.3.6. 8B/10B エンコーダーのバイト反転機能
5.3.2. レシーバーデータパス x
5.3.2.1. ワードアライナー 5.3.2.2. RX 極性反転機能 5.3.2.3. レートマッチFIFO 5.3.2.4. 8B/10B デコーダー 5.3.2.5. 擬似ランダム・バイナリー・シーケンス (PRBS) チェッカー 5.3.2.6. バイト・デシリアライザー 5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有)
5.3.2.1. ワードアライナー x
5.3.2.1.1. ビットスリップ・モードのワードアライナー 5.3.2.1.2. マニュアルモードのワードアライナー 5.3.2.1.3. ワードアライナーの同期ステートマシン・モード 5.3.2.1.4. 確定的レイテンシー・モードのワードアライナー 5.3.2.1.5. 各ワードアライナー・モードにおけるワードアライナーのパターン長 5.3.2.1.6. ワードアライナーのRX ビット反転機能 5.3.2.1.7. ワードアライナーのRX バイト反転機能
5.3.2.4. 8B/10B デコーダー x
5.3.2.4.1. 8B/10B デコーダーのコントロール・コード・エンコーディング 5.3.2.4.2. 8B/10B デコーダーのランニング・ディスパリティー・チェッカー機能
5.3.2.6. バイト・デシリアライザー x
5.3.2.6.1. バイト・デシリアライザー・ディスエーブル・モード 5.3.2.6.2. バイト・デシリアライザーDeserialize x2 モード 5.3.2.6.3. バイト・デシリアライザーDeserialize x4 モード 5.3.2.6.4. 結合バイト・デシリアライザー
5.3.2.7. RX FIFO (エンハンストPCS およびPCIe* Gen3 PCS と共有) x
5.3.2.7.1. RX FIFO 低レイテンシー・モード 5.3.2.7.2. RX FIFO レジスターモード
5.4. Arria 10 PCI Express* Gen3 PCS のアーキテクチャー x
5.4.1. トランスミッタ・データパス 5.4.2. レシーバーデータパス 5.4.3. PIPE インターフェイス
5.4.1. トランスミッタ・データパス x
5.4.1.1. TX FIFO (標準PCS およびエンハンストPCS と共有) 5.4.1.2. ギアボックス
5.4.2. レシーバーデータパス x
5.4.2.1. ブロック・シンクロナイザー 5.4.2.2. レートマッチFIFO 5.4.2.3. RX FIFO (標準PCS およびエンハンストPCS と共有)
5.4.3. PIPE インターフェイス x
5.4.3.1. 自動速度ネゴシエーション 5.4.3.2. クロック・データ・リカバリー・コントロール
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション x
6.1. チャネルおよびPLL ブロックのリコンフィグレーション 6.2. リコンフィグレーション・インターフェイスとの相互作用 6.3. コンフィグレーション・ファイル 6.4. 複数のリコンフィグレーション・プロファイル 6.5. エンベデッド・リコンフィグレーション・ストリーマー 6.6. アービトレーション 6.7. ダイナミック・リコンフィグレーションにおける推奨事項 6.8. ダイナミック・リコンフィグレーション実行の手順 6.9. ダイレクト・リコンフィグレーション・フロー 6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー 6.11. 特殊なケースでのリコンフィグレーション・フロー 6.12. PMA アナログ・パラメーターの変更 6.13. ポートとパラメーター 6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス 6.15. エンベデッド・デバッグ機能 6.16. データパターン・ジェネレーターおよびチェッカーの使用 6.17. タイミング収束に関する推奨事項 6.18. サポートされない機能 6.19. Arria® 10 トランシーバー・レジスターマップ
6.2. リコンフィグレーション・インターフェイスとの相互作用 x
6.2.1. リコンフィグレーション・インターフェイスからの読み出し 6.2.2. リコンフィグレーション・インターフェイスへの書き込み
6.11. 特殊なケースでのリコンフィグレーション・フロー x
6.11.1. トランスミッタPLL の切り替え 6.11.2. リファレンス・クロックの切り替え
6.11.2. リファレンス・クロックの切り替え x
6.11.2.1. ATX リファレンス・クロックの切り替え 6.11.2.2. fPLL リファレンス・クロックの切り替え 6.11.2.3. CDR およびCMU リファレンス・クロックの切り替え
6.12. PMA アナログ・パラメーターの変更 x
6.12.1. ダイレクト・リコンフィグレーション・フローを使用したVOD、プリエンファシスの変更 6.12.2. ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでのCTLE 設定の変更 6.12.3. トリガーされるAdaptation Mode のCTLE 設定 6.12.4. ダイレクト・リコンフィグレーション・フローを使用したループバック・モードのイネーブルとディスエーブル
6.15. エンベデッド・デバッグ機能 x
6.15.1. アルテラ・デバッグ・マスター・エンドポイント (ADME) 6.15.2. Optional Reconfiguration Logic
6.15.2. Optional Reconfiguration Logic x
6.15.2.1. ケーパビリティー・レジスター 6.15.2.2. コントロール・レジスターとステータスレジスター 6.15.2.3. PRBS ソフト・アキュムレーター
6.16. データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 6.16.2. 擬似ランダムパターン・テストモードの使用
6.16.1. PRBS データパターン・ジェネレーターおよびチェッカーの使用 x
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする 6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする 6.16.1.4. ボンディングしたデザインでPRBS チェッカーをイネーブルする 6.16.1.5. PRBS パターン反転を有効にする
6.16.1.1. 非ボンディング・デザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.1.1. ノン・ボンディング・デザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.2. ボンディングしたデザインでPRBS データ・ジェネレーターをイネーブルする x
6.16.1.2.1. ボンディングしたデザインでPRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例
6.16.1.3. 非ボンディング・デザインでPRBS データチェッカーをイネーブルする x
6.16.1.3.1. PRBS データチェッカーをイネーブルする例
6.16.2. 擬似ランダムパターン・テストモードの使用 x
6.16.2.1. 擬似ランダムパターン・モードを有効にする
7. キャリブレーション x
7.1. PreSICE キャリブレーション・エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション 7.2. キャリブレーション・レジスター 7.3. パワーアップ・キャリブレーション 7.4. ユーザー・リキャリブレーション 7.5. キャリブレーション例
7.2. キャリブレーション・レジスター x
7.2.1. Avalon-MM インターフェイス・アービトレーション・レジスター 7.2.2. トランシーバー・チャネル・キャリブレーション・レジスター 7.2.3. フラクショナルPLL キャリブレーション・レジスター 7.2.4. ATX PLL キャリブレーション・レジスター 7.2.5. ケーパビリティー・レジスター 7.2.6. レート・スイッチ・フラグ・レジスター (Rate Switch Flag Register)
7.5. キャリブレーション例 x
7.5.1. ATX PLL リキャリブレーション 7.5.2. フラクショナルPLL (fPLL) リキャリブレーション 7.5.3. CDR/CMU PLL リキャリブレーション 7.5.4. PMA リキャリブレーション 7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション
7.5.5. トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション x
7.5.5.1. ユーザー・リキャリブレーション
8. アナログ・パラメーター設定 x
8.1. Assignment Editor を使用したアナログ・パラメーター設定 8.2. 既知のアサインメントを使用したQuartus Settings File の更新 8.3. アナログ・パラメーター設定リスト 8.4. レシーバーの一般的なアナログ設定 8.5. レシーバーのアナログ・イコライゼーション設定 8.6. トランスミッタの一般的なアナログ設定 8.7. トランスミッタ・プリエンファシスのアナログ設定 8.8. トランスミッタVOD の設定 8.9. 専用リファレンス・クロックの設定 8.10. 未使用のトランシーバーRX チャネルの設定
8.4. レシーバーの一般的なアナログ設定 x
8.4.1. XCVR_A10_RX_LINK 8.4.2. XCVR_A10_RX_TERM_SEL 8.4.3. XCVR_VCCR_VCCT_VOLTAGE - RX
8.5. レシーバーのアナログ・イコライゼーション設定 x
8.5.1. CTLE の設定 8.5.2. VGA の設定 8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定
8.5.1. CTLE の設定 x
8.5.1.1. XCVR_A10_RX_ONE_STAGE_ENABLE 8.5.1.2. XCVR_A10_RX_EQ_DC_GAIN_TRIM 8.5.1.3. XCVR_A10_RX_ADP_CTLE_ACGAIN_4S 8.5.1.4. XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL
8.5.2. VGA の設定 x
8.5.2.1. XCVR_A10_RX_ADP_VGA_SEL
8.5.3. デシジョン・フィードバック・イコライザー (DFE) の設定 x
8.5.3.1. XCVR_A10_RX_ADP_DFE_FXTAP
8.6. トランスミッタの一般的なアナログ設定 x
8.6.1. XCVR_A10_TX_LINK 8.6.2. XCVR_A10_TX_TERM_SEL 8.6.3. XCVR_A10_TX_COMPENSATION_EN 8.6.4. XCVR_VCCR_VCCT_VOLTAGE - TX 8.6.5. XCVR_A10_TX_SLEW_RATE_CTRL
8.7. トランスミッタ・プリエンファシスのアナログ設定 x
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T 8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T 8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP 8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP 8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T 8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T 8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP 8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
8.8. トランスミッタVOD の設定 x
8.8.1. XCVR_A10_TX_VOD_OUTPUT_SWING_CTRL
8.9. 専用リファレンス・クロックの設定 x
8.9.1. XCVR_A10_REFCLK_TERM_TRISTATE 8.9.2. XCVR_A10_TX_XTX_PATH_ANALOG_MODE
9. 現行リリースの資料改訂履歴 x
9.1. 以前のリリースの資料改訂履歴
1. Arria® 10 トランシーバーPHY の概要
2. Arria 10 トランシーバーへのプロトコルの実装
3. PLL およびクロック・ネットワーク
4. トランシーバー・チャネルのリセット
5. Arria 10 トランシーバーPHY のアーキテクチャー
6. リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション
7. キャリブレーション
8. アナログ・パラメーター設定
9. 現行リリースの資料改訂履歴

6.13. ポートとパラメーター

リコンフィグレーション・インターフェイスは、ネイティブPHY インスタンスとTX PLL インスタンスに統合されています。ネイティブPHY およびTX PLL IP コアをQsys でインスタンス化するには、Tools > IP Catalog の順でクリックします。IP コアのパラメーターは、 IP コア専用のパラメーター・エディターを使用して定義することができます。 リコンフィグレーション・インターフェイスのポートを公開するには、IP コアをパラメーター化する際にEnable dynamic reconfiguration オプションを有効にします。

IP コアのパラメーター化を実行する際、Share reconfiguration interface をオンにすると、すべてのチャネル間でリコンフィグレーション・インターフェイスが共有できるようになります。このオプションをイネーブルにすると、IP コアはすべてのチャネルのダイナミック・リコンフィグレーションに単一のリコンフィグレーション・インターフェイスを提供します。アドレスビット[9:0]は、選択したチャネルのリコンフィグレーション・スペースにレジスターアドレスを提供します。残りのリコンフィグレーション・アドレスのアドレスビットは、選択した論理チャネルを指定します。たとえば、ネイティブPHY IP インスタンスに4 つのチャネルが存在する場合、reconfig_address[9:0]はアドレスを指定し、reconfig_address[11:10]は4 つのチャネルを指定するために2 進数でエンコードされます。具体的には、reconfig_address[11:10]の2'b01 が論理チャネル1 を指定します。

次の表に、Native PHY IP コアが4 つのチャネルに対しコンフィグレーションされ、Share reconfiguration interface オプションがイネーブルされている場合に利用可能な信号をリストします。

図 270. 共有ネイティブPHY リコンフィグレーション・インターフェイスで利用可能な信号一覧
表 277.  共有ネイティブPHY リコンフィグレーション・インターフェイスがイネーブルされている場合のリコンフィグレーション・インターフェイス・ポート以下は、Share reconfiguration interface がイネーブルされている場合のリコンフィグレーション・インターフェイス・ポートで、<N>はチャネル数を表します。
ポート名 入力/出力 クロックドメイン 説明
reconfig_clk 入力 N/A Avalon クロック。クロック周波数は100～125 MHz です。
reconfig_reset 入力 reconfig_clk Avalon インターフェイスをリセットするために使用されます。アサーションに非同期であり、デアサーションには同期です。
reconfig_write 入力 reconfig_clk 書き込みイネーブル信号。信号はアクティブHigh です。
reconfig_read 入力 reconfig_clk 読み出しイネーブル信号。信号はアクティブHigh です。
reconfig_address[log2<N>+9:0] 入力 reconfig_clk アドレスバス。下位10 ビットはアドレスを指定し、上位ビットはチャネルを指定します。
reconfig_writedata[31:0] 入力 reconfig_clk 32 ビット・データ書き込みバス。データはreconfig_address で示されるアドレスに書き込まれます。
reconfig_readdata[31:0] 出力 reconfig_clk 32 ビット・データ読み出しバス。読み出し動作後に有効なデータがこのバスに配置されます。信号は、reconfig_waitrequest がHigh になり、Low になった後で有効になります。
reconfig_waitrequest 出力 reconfig_clk Avalon インターフェイスがビジー状態であることを示す1 ビットの信号です。インターフェイスがリード/ライト転送を開始する準備が整うまで、Avalon コマンドがアサートされた状態を保持してください。この信号のビヘイビアは、Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE 機能のイネーブル/ディスエーブルによって異なります。詳細は、アービトレーションの項を参照してください。

Share reconfiguration interface がオフの場合、Native PHY IP はそれぞれのチャネルに対し独立したリコンフィグレーション・インターフェイスを提供します。たとえば、4 つのチャネルを持つNative PHY IP インスタンスでリコンフィグレーション・インターフェイスが共有されていない場合、reconfig_address[9:0]は論理チャネル0 のリコンフィグレーション・アドレスバスに相当し、reconfig_address[19:10]は論理チャネル1 のリコンフィグレーション・アドレスバスに相当し、reconfig_address[29:20]は論理チャネル2 のリコンフィグレーション・アドレスバスに相当し、そしてreconfig_address[39:30]は論理チャネル3 のリコンフィグレーション・アドレスバスに相当します。

次の表に、ネイティブPHY が4 つのチャネルに対しコンフィグレーションされ、Share reconfiguration interface オプションがイネーブルされていない場合に利用可能な信号をリストします。

図 271. 独立ネイティブPHY リコンフィグレーション・インターフェイスで利用可能な信号一覧
表 278.  独立ネイティブPHY リコンフィグレーション・インターフェイスでのリコンフィグレーション・インターフェイス・ポート以下は、Share reconfiguration interface がディスエーブルされている場合のリコンフィグレーション・インターフェイス・ポートで、<N>はチャネル数を表します。
ポート名 入力/出力 クロックドメイン 説明
reconfig_clk[N-1:0] 入力 N/A 各チェネルへのAvalon クロック。クロック周波数は100～125 MHz です。
reconfig_reset[N-1:0] 入力 reconfig_clk 各チャネルのAvalon インターフェイスをリセットします。アサーションに非同期であり、デアサーションには同期です。
reconfig_write[N-1:0] 入力 reconfig_clk 各チャネルへの書き込みイネーブル信号。信号はアクティブHigh です。
reconfig_read[N-1:0] 入力 reconfig_clk 各チャネルへの読み出しイネーブル信号。信号はアクティブHigh です。
reconfig_address[N*10-1:0] 入力 reconfig_clk 各チャネルの10 ビット・アドレスバスです。
reconfig_writedata[N*32-1:0] 入力 reconfig_clk 各チャネルへの32 ビット・データ書き込みバス。データはreconfig_address の対応するアドレスフィールドに示されるアドレスへ書き込まれます。
reconfig_readdata[N*32-1:0] 出力 reconfig_clk 各チャネルへの32 ビット・データ読み出しバス。有効なデータは読み出し動作後にこのバスに配置されます。信号は、waitrequest がHigh、そしてLow になった後に有効になります。
reconfig_waitrequest[N-1:0] 出力 reconfig_clk Avalon インターフェイスがビジー状態であることを示す各チャネルの1 ビットの信号です。インターフェイスがリード/ライト転送を開始する準備が整うまで、Avalon コマンドがアサートされた状態を保持してください。この信号のビヘイビアは、Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE 機能のイネーブル/ディスエーブルによって異なります。詳細は、アービトレーションの項を参照してください。
表 279.  Avalon インターフェイスのパラメータートランシーバー・ネイティブPHY およびTX PLL のパラメーター・エディターのDynamic Reconfiguration タブで、以下に示すパラメーターが使用可能です。
注: ネイティブPHY IP とPLL IP のパラメーター・エディターは、いずれの選択したパラメーターが適用性チェックを違反する場合にエラーまたは警告メッセージを表示します。
パラメーター 値 説明
Enable dynamic reconfiguration On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。リコンフィグレーション・インターフェイスを有効にします。デフォルトではオフにされています。このオプションを有効にすると、リコンフィグレーション・インターフェイスが公開されます。
Share reconfiguration interface On / Off ネイティブPHY IP パラメーター・エディターでのみ利用可能です。1 つのリコンフィグレーション・インターフェイスで、すべてのチャネルを制御することが可能になります。デフォルトではオフにされています。有効にすると、reconfig_address の最上位ビットがアクティブチャネルを識別します。下位10 ビットはリコンフィグレーション・アドレスを指定します。バイナリーエンコードは、アクティブチャネルを識別するために使用します (トランシーバー・ネイティブPHY でのみ使用可能)。ネイティブPHY が複数のチャネルでコンフィグレーションされている場合は、このオプションを有効にします。
Enable Altera Debug Master Endpoint On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。このオプションを有効にすると、ADME (Altera Debug Master Endpoint) はインスタンス化され、ネイティブPHY のAvalon-MM インターフェイスへアクセスできるようになります。ADME を備えたシステムコンソールを使用して、特定の検証機能やデバッグ機能にアクセスすることができます。ADME についての詳細は、エンベデッド・デバッグ機能の項を参照してください。
Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE On / Off このパラメーターをイネーブルにすると、reconfig_waitrequest ではPreSICE を備えたAVMM アービトレーションのステータスが非表示となります。AVMM アービトレーション・ステータスは、ソフト・ステータス・レジスタービットに反映されます。この機能を使用するには、Optional Reconfiguration Logic のEnable control and status registers 機能をイネーブルする必要があります。この機能についての詳細は、アービトレーションの項を参照してください。キャリブレーションについての詳細は、キャリブレーションの章を参照してください。
Enable capability registers On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能なパラメーターで、ケーパビリティー・レジスターをイネーブルします。ケーパビリティー・レジスターは、トランシーバー・チャネルおよびPLL コンフィグレーションに関する上位レベルの情報を提供します。
Set user-defined IP identifier ユーザー指定 ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。ケーパビリティー・レジスターがイネーブルされるとuser_identifier オフセットから読み出される、ユーザー定義の数値による識別子を設定します。
Enable control and status registers On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。ADME あるいはリコンフィグレーション・インターフェイスを介して、PHY/PLL インターフェイスでステータス信号を読み出し、コントロール信号を書き込むためのソフトレジスターを有効にします。
Enable PRBS soft accumulators On / Off ネイティブPHY IP パラメーター・エディターでのみ利用可能です。ハードPRBS ジェネレーターおよびチェッカーを使用している際に、PRBS ビットおよびエラーの累積を実行するためのソフトロジックを有効にします。
Configuration file prefix ユーザー指定 ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。コンフィグレーション・ファイルの生成に使用するファイル・プリフィックスを指定します。ネイティブPHY およびPLL の各バリアントのコンフィグレーション・ファイルに固有のプリフィックスを使用します。
Generate SystemVerilog package file On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。SystemVerilog パッケージファイルを作成します。SystemVerilog パッケージファイルには、すべてのリコンフィグレーション・アドレスの現在のコンフィグレーション・データ値が含まれます。デフォルトではディスエーブルされています。
Generate C header file On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。すべてのリコンフィグレーション・アドレスの現在のコンフィグレーション・データ値が含まれるC ヘッダーファイルを作成します。デフォルトではディスエーブルされています。
Generate MIF (Memory Initialize File) On / Off ネイティブPHY およびTX PLL IP パラメーター・エディターで利用可能です。すべてのリコンフィグレーション・アドレスの現在のコンフィグレーション・データ値が含まれるmif ファイルを作成します。デフォルトではディスエーブルされています。
Include PMA Analog settings in the configuration files On / Off ネイティブPHY IP パラメーター・エディターでのみ利用可能です。このパラメーターがイネーブルされると、PMA へのアナログ設定のコンフィグレーションがIP で可能となります。この設定は、生成したコンフィグレーション・ファイルに含まれます。
注: ネイティブPHY IP パラメーター・エディターでこのオプションをイネーブルしている場合でも、スタティック・デザインをコンパイルする際にはアナログ設定に対し、QSF アサインメントを指定する必要があります。ネイティブPHY IP パラメーター・エディターで選択したアナログ設定は、このような設定やこれらに依存する設定を選択したコンフィグレーション・ファイルに含める場合にのみ使用されます。アナログ設定のQSF アサインメントに関する詳細については、アナログ・パラメーター設定の章を参照してください。
Enable multiple reconfiguration profiles On / Off ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。複数のコンフィグレーションを保存するには、Parameter Editor を使用します。各プロファイルへのパラメーター設定はParameter Editor 内で一覧できます。
Enable embedded reconfiguration Streamer On / Off ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。ネイティブPHY/ATX PLL IP コアへリコンフィグレーション・ストリーマーを埋め込み、複数の定義済みコンフィグレーション・プロファイル間でのダイナミック・リコンフィグレーション・プロセスを自動化します。
Generate reduced reconfiguration files On / Off ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。プロファイル間で異なる属性のみを含むリコンフィグレーション・ファイルを生成するようネイティブPHY/ATX PLL IP コアをイネーブルします。
Number of reconfiguration profiles 1 ～ 8 ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。複数のリコンフィグレーション・プロファイルをイネーブルした場合にサポートするリコンフィグレーション・プロファイルの数を指定します。
Selected reconfiguration profile 0 ～ 7 ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。Store profile をクリックすると、保存するリコンフィグレーション・プロファイルを選択します。
Store configuration to selected profile N/A ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。Selected reconfiguration profile パラメーターで指定されたプロファイルに現在のネイティブPHY とATX PLL パラメーター設定を保存します。
Load configuration from selected profile N/A ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。Selected reconfiguration profile パラメーターによって指定された保存済みのプロファイルからパラメーター設定で現在のネイティブPHY/ATX PLL IP をロードします。
Clear selected profile N/A ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。Selected reconfiguration profile パラメーターで指定したプロファイルへ保存したネイティブPHY/ATX PLL IP パラメーター設定を消去します。空となったプロファイルは、ネイティブPHY/ATX PLL における現行のパラメーター設定のデフォルトとなります。言い換えれば、空のプロファイルはネイティブPHY/ATX PLL の現行のパラメーター設定を反映します。
Clear all profiles N/A ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。すべてのプロファイルに対しネイティブPHY/ATX PLL IP パラメーター設定を消去します。
Refresh selected_profile N/A ネイティブPHY およびATX PLL IP パラメーター・エディターでのみ利用可能です。Load configuration from selected profile、そしてStore configuration to selected profile ボタンの順でのクリックに相当します。この動作を行うことで、Selected reconfiguration profile パラメーターによって指定された保存済みのプロファイルからパラメーター設定をロードし、そのパラメーターをプロファイルに保存します。
表 280.  ダイナミック・リコンフィグレーション向けAnalog PMA Settings (Optional)以下のパラメーターは、Transceiver Native PHY Parameter Editor のAnalog PMA Settings (Optional) タブで利用可能です。詳細については、PMA アナログ・パラメーターの変更を参照してください。QSF アサインメントの使用方法の詳細については、アナログ・パラメーター設定の章を参照してください。
パラメーター 値 説明
TX Analog PMA Settings
Analog Mode (Load Intel-recommended Default settings) cei_11100_lr～xfp_9950 TX ピンスイング設定 (VOD、プリエンファシス、およびスルーレート) を事前に選択するAnalog Protocol モードを選択します。Prameter Editor に事前に選択した値をロードした後、ひとつ、あるいは複数のTX ピンスイング設定を個別に変更する必要がある場合、このオプションをイネーブルしてインテルが推奨するデフォルト設定を上書きしそれぞれの設定を修正します。アナログ設定についてのQSF アサインメントの詳細は、アナログ・パラメーター設定の章を参照してください。
Override Intel-recommended Analog Mode Default settings On / Off ひとつ、あるいは複数のTX アナログ・パラメーターに対し、選択したTX Analog Mode に向けたインテルが推奨する設定を上書きするオプションをイネーブルします。
Output Swing Level (VOD) 0 ～ 31 トランスミッタのプログラマブル出力差動電圧振幅を選択します。
Pre-Emphasis First Pre-Tap Polarity Fir_pre_1t_neg、Fir_pre_1t_pos プリエンファシス向けに最初のプリタップの極性を選択します。
Pre-Emphasis First Pre-Tap Magnitude 0 ～ 16 プリエンファシス向けに最初のプリタップの振幅を選択します。
Pre-Emphasis Second Pre-Tap Polarity Fir_pre_2t_neg、Fir_pre_2t_pos プリエンファシス向けに2 番目のプリタップの極性を選択します。
Pre-Emphasis Second Pre-Tap Magnitude 0 ～ 7 プリエンファシス向けに2 番目のプリタップの振幅を選択します。
Pre-Emphasis First Post-Tap Polarity Fir_post_1t_neg、Fir_post_1t_pos プリエンファシス向けに最初のポストタップの極性を選択します。
Pre-Emphasis First Post-Tap Magnitude 0 ～ 25 プリエンファシス向けに最初のポストタップの振幅を選択します。
Pre-Emphasis Second Post-Tap Polarity Fir_post_2t_neg、Fir_post_2t_pos プリエンファシス向けに2 番目のポストタップの極性を選択します。
Pre-Emphasis Second Post-Tap Magnitude 0 ～ 12 プリエンファシス向けに2 番目のポストタップの振幅を選択します。
Slew Rate Control slew_r0～slew_r5 TX 出力信号のスルーレートを選択します。最も低い速度から最高速までの範囲の値が選択可能です。
High-Speed Compensation Enable / Disable 電源分配ネットワーク (PDN) が引き起こすシンボル間干渉(ISI) の補償を、TX ドライバー内でイネーブルします。イネーブルすると、PDN が引き起こすISI ジッターは減少しますが、消費電力量が増加します。
On-Chip termination r_r1、r_r2 オンチップTX 差動終端を選択します。
RX Analog PMA settings
Override Intel-recommended Default settings On / Off 1 つ、あるいは複数のRX アナログ・パラメーターに対し、インテルが推奨する設定を上書きするオプションをイネーブルします。アナログ設定についてのQSF アサインメントの詳細は、アナログ・パラメーター設定の章を参照してください。
CTLE (Continuous Time Linear Equalizer) mode non_s1_mode、s1_mode 連続時間リニア・イコライザー (CTLE) に、RX 高ゲインモード (non_s1_mode) またはRX 高データレート・モード (s1_mode) のいずれかを選択します。
DC gain control of High gain mode CTLE no_dc_gain～stg4_gain7 高ゲインモードでの連続時間リニア・イコライザー (CTLE) のDC ゲインを選択します。
AC Gain Control of High Gain Mode CTLE radp_ctle_acgain_4s_0～radp_ctle_acgain_4s_28 連続時間リニア・イコライザー (CTLE) がマニュアルモードの際の高ゲインモードでのCTLE のAC ゲインを選択します。
AC Gain Control of High Data Rate Mode CTLE radp_ctle_eqz_1s_sel_0～radp_ctle_eqz_1s_sel_15 連続時間リニア・イコライザー (CTLE) がマニュアルモードの際の高データレート・モードでのCTLE のAC ゲインを選択します。
Variable Gain Amplifier (VGA) Voltage Swing Select radp_vga_sel_0～radp_vga_sel_7 CTLE ブロックおよびDFE ブロックの両方がマニュアルモードの際の、可変ゲインアンプ (VGA) 出力電圧振幅を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 1 Coefficient radp_DFE_fxtap1_0～radp_DFE_fxtap1_127 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ1 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 2 Coefficient radp_dfe_fxtap2_0～radp_dfe_fxtap2_127 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ2 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 3 Coefficient radp_dfe_fxtap3_0～radp_dfe_fxtap3_127 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ3 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 4 Coefficient radp_dfe_fxtap4_0～radp_dfe_fxtap4_63 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ4 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 5 Coefficient radp_dfe_fxtap5_0～radp_dfe_fxtap5_63 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ5 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 6 Coefficient radp_dfe_fxtap6_0～radp_dfe_fxtap6_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ6 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 7 Coefficient radp_dfe_fxtap7_0～radp_dfe_fxtap7_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ7 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 8 Coefficient radp_dfe_fxtap8_0～radp_dfe_fxtap8_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ8 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 9 Coefficient radp_dfe_fxtap9_0～radp_dfe_fxtap9_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ9 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 10 Coefficient radp_dfe_fxtap10_0～radp_dfe_fxtap10_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ10 の係数を選択します。
Decision Feedback Equalizer (DFE) Fixed Tap 11 Coefficient radp_dfe_fxtap11_0～radp_dfe_fxtap11_31 マニュアルモードで動作している場合、デシジョン・フィードバック・イコライザー (DFE) の固定タップ11 の係数を選択します。
On-Chip termination r_ext0、r_r1、r_r2 オンチップRX 差動終端を選択します。
関連情報
レベル 2 の表題