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2.4.1. プリセット
2.4.2. General パラメーターとDatapath パラメーター
2.4.3. PMA パラメーター
2.4.4. Enhanced PCS パラメーター
2.4.5. Standard PCS パラメーター
2.4.6. PCS Direct
2.4.7. Dynamic Reconfiguration パラメーター
2.4.8. PMA ポート
2.4.9. エンハンストPCS ポート
2.4.10. 標準PCS ポート
2.4.11. IP コアファイルの保存場所
2.4.12. 未使用のトランシーバーRX チャネル
2.4.13. サポートされない機能
2.6.4.1. 1G/10GbE PHY のリリース情報
2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率
2.6.4.3. 1G/10GbE PHY の機能の説明
2.6.4.4. クロック・インターフェイスとリセット・インターフェイス
2.6.4.5. 1G/10GbE PHY のパラメーター化
2.6.4.6. 1G/10GbE PHY インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス
2.6.4.8. 1G/10GbE デザインの作成
2.6.4.9. デザイン・ガイドライン
2.6.4.10. チャネル配置のガイドライン
2.6.4.11. デザイン例
2.6.4.12. シミュレーション・サポート
2.6.4.13. TimeQuest タイミング制約
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス
2.6.6.2. XAUI でサポートされる機能
2.6.6.3. XAUI PHY のリリース情報
2.6.6.4. XAUI PHY でサポートされるデバイスファミリー
2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン
2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率
2.6.6.7. XAUI PHY のパラメーター化
2.6.6.8. XAUI PHY のポート
2.6.6.9. XAUI PHY のインターフェイス
2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明
2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス
2.7.2. サポートされているPIPE 機能
2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法
2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法
2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定
2.7.6. fPLL IP コアのPIPE 向けパラメーター設定
2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定
2.7.8. PIPE 向けネイティブPHY IP のポート
2.7.9. PIPE 向けfPLL ポート
2.7.10. PIPE 向けATX PLL のポート
2.7.11. TX ディエンファシスのプリセットマッピング
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法
2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション
2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法
2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定
2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法
2.9.1.4. エンハンストPCS FIFO の動作
2.9.1.5. TX データ・ビットスリップ
2.9.1.6. TX データ極性反転
2.9.1.7. RX データビットスリップ
2.9.1.8. RX データ極性反転
2.9.2.1. マニュアルモードのワードアライナー
2.9.2.2. ワードアライナーの同期ステートマシン・モード
2.9.2.3. RX ビットスリップ
2.9.2.4. RX 極性反転
2.9.2.5. RX ビット反転
2.9.2.6. RX バイト反転
2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO
2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO
2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー
2.9.2.10. 8B/10B TX ディスパリティー・コントロール
2.9.2.11. ベーシックで低レイテンシーを有効にする方法
2.9.2.12. TX ビットスリップ
2.9.2.13. TX 極性反転
2.9.2.14. TX ビット反転
2.9.2.15. TX バイト反転
2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法
2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlaken ディスパリティー・チェッカー
5.2.2.4. デスクランブラ
5.2.2.5. Interlaken フレーム・シンクロナイザー
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM)
5.2.2.7. 擬似ランダムパターン・ベリファイアー
5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー
5.2.2.9. Interlaken CRC-32 チェッカー
5.2.2.10. エンハンストPCS RX FIFO
5.2.2.11. RX KR FEC ブロック
6.1. チャネルおよびPLL ブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. コンフィグレーション・ファイル
6.4. 複数のリコンフィグレーション・プロファイル
6.5. エンベデッド・リコンフィグレーション・ストリーマー
6.6. アービトレーション
6.7. ダイナミック・リコンフィグレーションにおける推奨事項
6.8. ダイナミック・リコンフィグレーション実行の手順
6.9. ダイレクト・リコンフィグレーション・フロー
6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー
6.11. 特殊なケースでのリコンフィグレーション・フロー
6.12. PMA アナログ・パラメーターの変更
6.13. ポートとパラメーター
6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.15. エンベデッド・デバッグ機能
6.16. データパターン・ジェネレーターおよびチェッカーの使用
6.17. タイミング収束に関する推奨事項
6.18. サポートされない機能
6.19. Arria® 10 トランシーバー・レジスターマップ
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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2.6.4.7.4. Arria 10 GMII PCS レジスター
アドレス | ビット | 読出 (R) /書込 (W) | レジスター名 | 説明 |
---|---|---|---|---|
0x490 | 9 | RW | RESTART_AUTO_ NEGOTIATION | 37 項のオート・ネゴシエーション (AN) シーケンスを再開するには、このビットを1 に設定します。通常の操作では、このビットはデフォルト値である0 にセットします。このビットはセルフクリアします。 |
12 | RW | AUTO_NEGOTIATION_ ENABLE | 37 項のAN を有効にするには、このビットを1 にセットします。デフォルト値は1 です。 | |
15 | RW | Reset | すべてのPCS ステートマシン、コンマ検出機能、および8B/10B のエンコーダーとデコーダーをリセットする同期リセットパルスを生成するために、このビットを1 にセットします。通常動作向けには、このビットを0 にセットします。このビットはセルフクリアします。 | |
0x491 | 2 | R | LINK_STATUS | 1 の値は、有効なリンクが動作していることを示します。0 の値は無効なリンクを示します。リンク同期が失われた場合、このビットは0 になります。 |
3 | R | AUTO_NEGOTIATION_ ABILITY | 1 の値は、PCS 機能が37 項のAN をサポートしていることを示します。 | |
5 | R | AUTO_NEGOTIATION_ COMPLETE | 1 の値は、以下の状態を示します。
|
|
0x494 (1000BASE-X モード) | 5 | RW | FD | ローカルデバイス用の全二重モード有効です。全二重をサポートするには1 にセットします。 |
6 | RW | HD | ローカルデバイス用の半二重モード有効です。半二重をサポートするには1 にセットします。KR PHY IP 向けにはこのビットは常に0 にセットします。 | |
8:7 | RW | PS2、PS1 | ローカルデバイスのポーズサポートです。以下のエンコーディングがPS1/PS2 向けに定義されています。
|
|
13:12 | RW | RF2、RF1 | ローカルデバイスのRemote Fault 状態です。以下のエンコーディングがRF1/RF2 向けに定義されています。
|
|
14 | R0 | ACK | ローカルデバイスの確認応答です。1 の値は、デバイスがリンクパートナーから3 つ連続したマッチング機能値を受信したことを示します。 | |
15 | RW | NP | ネクストページです。デバイス機能レジスターでは、このビットは常に0 にセットされています。 | |
0x495 (1000BASE-X モード) | 5 | R | FD | リンクパートナーの全二重モード有効です。サポートされているのは全二重のみなので、このビットを1 にしておく必要があります。 |
6 | R | HD | リンクパートナーの半二重モード有効です。1 の値は半二重のサポートを示します。半二重モードはサポートされていないため、このビットを0 にしておく必要があります。 | |
8:7 | R | PS2、PS1 | リンクパートナーのポーズサポートを指定します。以下のエンコーディングがPS1/PS2 向けに定義されています。
|
|
13:12 | R | RF2、RF1 | リンクパートナーのRemote Fault 状態です。以下のエンコーディングがRF1/RF2 向けに定義されています。
|
|
14 | R | ACK | リンクパートナーの確認応答です。1 の値は、デバイスがリンクパートナーから3 つ連続したマッチング機能値を受信したことを示します。 | |
15 | R | NP | リンクパートナー・レジスターのネクストページです。0 にセットされると、リンクパートナーは送信するネクストページを有しています。1 にセットされると、リンクパートナーはネクストページを送信しません。ネクストページは、AN ではサポートされません。 | |
0x494 (SGMII モード) | 14 | RO | ACK | ローカルデバイスの確認応答です。IEEE 802.3 規格で規定されている通りの値にします。 |
0x495 (SGMII モード) | 11:10 | RO | Speed[1:0] | リンクパートナーの速度です。
|
12 | RO | COPPER_DUPLEX_STATUS | リンクパートナーの能力です。
注: PHY IP コアは、1G/10G PHY IP コアのSGMII モードでは半二重動作をサポートしていません。
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|
14 | RO | ACK | リンクパートナーの確認応答です。IEEE 802.3 規格で規定されている通りの値にします。 |
|
15 | RO | COPPER_LINK_STATUS | リンクパートナーのステータスです。
|
|
0x496 | 0 | R | LINK_PARTNER_AUTO_NEGOTIATION_ABLE | 1 にセットすると、リンクパートナーがAN をサポートしていることを示します。デフォルト値は0 です。 |
1 | R | PAGE_RECEIVE | 1 の値は、partner_ability register に新しいpartner_ability とともに新しいページを受信した事を示します。システム管理エージェントが読み出しアクセスを行う際のデフォルト値は0 です。 | |
0x4A2 | 15:0 | RW | Link timer[15:0] | 21 ビットのオート・ネゴシエーション・リンク・タイマーの、下位側16 ビットです。タイマーの各ステップは (クロックが125 MHz の場合に) 8 ns に相当します。タイマーの合計は16 ms に相当します。リセット値によりタイマーは、ハードウェア・モードでは10 ms、シミュレーション・モードでは10 us にセットされます。 |
0x4A3 | 4:0 | RW | Link timer[20:16] | 21 ビットのオート・ネゴシエーション・リンク・タイマーの、上位側5 ビットです。 |
0x4A4 | 0 | RW | SGMII_ENA | PCS 機能の動作モードを決定します。このビットを1b'1 にセットすると、SGMII モードが有効になります。このビットを1b'0 にセットすると、1000BASE-X ギガビットモードが有効になります。 |
1 | RW | USE_SGMII_AN | SGMII モードでこのビットを1b'1 にセットすると、オート・ネゴシエーション時に通知されたリンクパートナー機能でPCS をコンフィグレーションします。このビットが1b'0 にセットされると、PCS 機能をSGMII_SPEED ビットとSGMII_DUPLEX ビットでコンフィグレーションします。 |
|
3:2 | RW | SGMII_SPEED | SGMII 速度です。PCS がSGMII モード (SGMII_ENA = 1) で動作しており、自動コンフィグレーションにプログラミングされていない (USE_SGMII_AN = 0) 場合に、以下のエンコーディングで速度が指定されます。
これらのビットはSGMII_ENA = 0 またはUSE_SGMII_AN = 1 の際には使用されません。 |
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4 | RW | SGMII half-duplex | 1 にセットすると、10/100 Mbps の速度での半二重モードを有効にします。このビットはSGMII_ENA = 0 またはUSE_SGMII_AN = 1 である際に無視されます。これらのビットはSGMII モードのみを有効にしており、37 項のオート・ネゴシエーション・モードではない場合にのみ有効です。 |