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2.4.3. PMA パラメーター
以下の種類のPMA パラメーターに値を指定することができます。
- TX Bonding Options
- TX PLL Options
- TX PMA Optional Ports
- RX CDR Options
- Equalization
- RX PMA Optional Ports
パラメーター | 値 | 説明 |
---|---|---|
TX channel bonding mode | Not bonded PMA only bonding PMA and PCS bonding |
指定したチャネルで使用するボンディング・モードを選択します。ボンディング・チャネルは、単独のTX PLL を使用して複数のチャネルを駆動するクロックを生成し、これによりチャネル間のスキューを削減します。以下のオプションが使用可能です。 Not bonded:ノン・ボンディング・コンフィグレーションでは、TX PLL からネイティブPHY IP コアまで高速シリアルクロックのみが接続されることが想定されています。低速パラレルクロックは、トランシーバー・チャネルにあるローカルクロック生成ブロック (CGB) によって生成されます。ノン・ボンディング・コンフィグレーションではチャネルが互いに関連しておらず、また、フィードバック・パスがPLL に対してローカルであるために、チャネル間のスキューを計算することができません。 PMA only bonding:PMA ボンディングでは、高速シリアルクロックがトランスミッタPLL からマスターCGB に接続されます。マスターCGB が高速クロックと低速パラレルクロックを生成し、各チャネルのローカルCGB はバイパスされます。詳しくはチャネル・ボンディングの項を参照してください。 PMA and PCS bonding:PMA およびPCS ボンディングのコンフィグレーションでは、各チャネルのローカルCGB はバイパスされ、マスターCGB によって生成されたパラレルクロックがネットワークのクロック駆動に使用されます。マスターCGB は高速と低速どちらのクロックも生成します。マスターチャネルはPCS コントロール信号を生成し、コントロール・プレーン・ブロックを介して他のチャネルに分配します。 デフォルト値はNot bonded です。 詳しくはPLL およびクロック・ネットワークの章でチャネル・ボンディングの項を参照してください。 |
PCS TX channel bonding master | Auto、0~<チャネル数> -1 | PCS ボンディング・コンフィグレーションのマスターPCS チャネルを指定します。ボンディングでコンフィグレーションされた各ネイティブPHY IP コアのインスタンスにボンディング・マスターを指定する必要があります。Auto を選択した場合、推奨されるチャネルをネイティブPHY IP コアが自動的に選択します。 デフォルト値はAuto です。TX チャネル・ボンディング・マスターについては詳しくは、PLL およびクロック・ネットワークの章を参照してください。 |
Actual PCS TX channel bonding master | 0~<チャネル数> -1 | このパラメーターはPCS TX channel bonding master パラメーターの選択に基づいて自動的に選択されます。PCS ボンディング・コンフィグレーション向けに選択されたマスターPCS チャネルを示します。 |
パラメーター | 値 | 説明 |
---|---|---|
TX local clock division factor | 1、2、4、8 |
パラレルクロックとシリアルクロックに正しい周波数を生成するために、トランシーバー・チャネルで使用できる分周器の値を指定し、TX PLL 出力クロックを分周します。 |
Number of TX PLL clock inputs per channel | 1、2、3、4 |
チャネル毎のTX PLL クロック入力の数を指定します。TX PLL クロックソースを動的に切り替える設計をする場合にこのパラメーターを使用します。最大で4 つの入力ソースに対応できます。 |
Initial TX PLL clock input selection | 0~<TX PLL クロック入力数> -1 |
最初に選択されるTX PLL クロック入力を指定します。複数のTX PLL クロック入力を切り替える設計をする場合にこのパラメーターが必要です。 |
パラメーター | 値 | 説明 |
---|---|---|
Enable tx_pma_analog_reset_ack port | On/Off | オプショナルのtx_pma_analog_reset_ack 出力ポートをイネーブルします。このポートはレジスターモードのデータ転送には使用できません。 |
Enable tx_pma_clkout port | On/Off | オプショナルのtx_pma_clkout 出力クロックをイネーブルします。このクロックはTX PMA からの低速パラレルクロックであり、このクロックのソースはシリアライザーです。PCS/PMA インターフェイス・ブロックによって駆動されます。24 |
Enable tx_pma_div_clkout port | On/Off | オプショナルのtx_pma_div_clkout 出力クロックをイネーブルします。このクロックはシリアライザーによって生成されます。このクロックは、コアロジックの駆動や、FPGA-トランシーバー・インターフェイスの駆動に使用できます。 tx_pma_div_clkout division factor に1 または2 を選択した場合、このクロック出力はPMA パラレルクロックから供給されます。tx_pma_div_clkout division factor に33、40、または66 を選択した場合、このクロックはPMA High シリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、TX FIFO へのインターフェイスがPMA パラレルクロック周波数とは異なるレートで動作する場合に使用されます。 |
tx_pma_div_clkout division factor | Disabled、1、2、33、40、66 | tx_pma_div_clkout ポートがイネーブルされた際に、この出力クロックの分周係数を選択します。25 |
Enable tx_pma_iqtxrx_clkout port | On/Off | オプショナルのtx_pma_iqtxrx_clkout 出力クロックをイネーブルします。このクロックは、TX PMA 出力クロックからPLL の入力までをカスケード接続するために使用します。 |
Enable tx_pma_elecidle port | On/Off | tx_pma_elecidle ポートをイネーブルします。このポートをアサートすると、トランスミッタは強制的に電気的アイドル状態になります。トランシーバーがPCI Express* 用にコンフィグレーションされた場合には、このポートは無効です。 |
Enable tx_pma_qpipullup port (QPI) | On/Off | tx_pma_qpipullup コントロール入力ポートをイネーブルします。このポートはQPI (Quick Path Interconnect) アプリケーションにのみ使用します。 |
Enable tx_pma_qpipulldn port (QPI) | On/Off | tx_pma_qpipulldn コントロール入力ポートをイネーブルします。このポートはQPI アプリケーションにのみ使用します。 |
Enable tx_pma_txdetectrx port (QPI) | On/Off | tx_pma_txdetectrx コントロール入力ポートをイネーブルします。TX PMA のレシーバー検出ブロックは、チャネルのもう一方の端にレシーバーが存在するかを検出します。tx_pma_txdetectrx 要求を受信すると、レシーバー検出ブロックが検出処理を開始します。このポートはQPI アプリケーションでのみ使用します。 |
Enable tx_pma_rxfound port (QPI) | On/Off | tx_pma_rxfound ステータス出力ポートをイネーブルします。TX PMA のレシーバー検出ブロックは、もう一方の端にレシーバーが存在するかをtx_pma_txdetectrx 入力を使用して検出します。tx_pma_rxfound ポートは検出処理の状況をレポートします。このポートはQPI アプリケーションでのみ使用します。 |
Enable rx_seriallpbken port | On/Off | オプショナルのrx_seriallpbken コントロール入力ポートをイネーブルします。この信号のアサートにより、トランシーバー内のTX からRX へのシリアル・ループバック・パスがイネーブルされます。この信号は非同期入力信号です。 |
パラメーター | 値 | 説明 |
---|---|---|
Number of CDR reference clocks | 1 ~ 5 | CDR リファレンス・クロックの数を指定します。最大で5 つのソースに対応できます。 デフォルト値は1 です。 CDR リファレンス・クロックソースを動的にリコンフィグレーションする必要がある場合にこの機能を使用します。 |
Selected CDR reference clock | 0~<CDR リファレンス・クロック数> -1 | 最初のCDR リファレンス・クロックを指定します。このパラメーターで使用可能なCDR リファレンス・クロックを決定します。 デフォルト値は0 です。 |
Selected CDR reference clock frequency | <データレートにより異なる> | CDR リファレンス・クロックの周波数を指定します。この値は、指定されたデータレートに応じて異なります。 |
PPM detector threshold | 100 300 500 1000 |
CDR のPPM しきい値を指定します。受信シリアルデータとCDR リファレンス・クロックの間のPPM がこのしきい値を超過すると、CDR のロックが外れます。 デフォルト値は1000 です。 |
パラメーター | 値 | 説明 |
---|---|---|
CTLE adaptation mode | Manual |
連続時間リニア・イコライゼーション (CTLE) の動作モードを指定します。 マニュアルモードでは、Assignment Editor を使用して、またはQuartus Settings File (.qsf) の変更により、もしくはAvalon Memory-Mapped (Avalon-MM) インターフェイスを使用してリコンフィグレーション・レジスターに書き込みをすることにより、CTLE オプションを設定します。 CTLE のアーキテクチャーについて詳しくは、 Arria® 10 トランシーバーのアーキテクチャーの章で、連続時間リニア・イコライゼーション (CTLE)の項を参照してください。サポートされる適応モードについて詳しくはCTLE とDFE のイネーブル方法 を参照してください。 |
DFE adaptation mode | Adaptation enabled、 Manual、Disabled |
RX PMA のデシジョン・フィードバック・イコライゼーション (DFE) ブロックの動作モードを指定します。 デフォルトの値はDisabled です。 マニュアルモードでは、Assignment Editor を使用して、またはQuartus Settings File (.qsf) の変更により、もしくはAvalon-MM インターフェイスを使用してリコンフィグレーション・レジスターに書き込みをすることにより、DFE オプションを設定します。 DFE について詳しくは、 Arria® 10 トランシーバーPHY のアーキテクチャーの章で、デシジョン・フィードバック・イコライゼーション (DFE)の項を参照してください。サポートされる適応モードについて詳しくはCTLE とDFE のイネーブル方法を参照してください。 |
Number of fixed DFE taps | 3、7、11 | 固定DFE タップの数を指定します。タップの数は、送信チャネルでのロスと、必要なイコライゼーションの種類に基づいて選択します。 |
パラメーター | 値 | 説明 |
---|---|---|
Enable rx_analog_reset_ack port | On/Off | オプショナルのrx_analog_reset_ack 出力をイネーブルします。このポートはレジスターモードのデータ転送には使用できません。 |
Enable rx_pma_clkout port | On/Off | オプショナルのrx_pma_clkout 出力クロックをイネーブルします。このポートはRX クロック・データ・リカバリー (CDR) からのリカバリー・パラレルクロックです。26 |
Enable rx_pma_div_clkout port | On/Off | オプショナルのrx_pma_div_clkout 出力クロックをイネーブルします。デシリアライザーがこのクロックを生成します。このクロックは、コアロジックを駆動するため、RX PCS-FPGA ファブリック・インターフェイスを駆動するため、またはその両方のために使用します。 rx_pma_div_clkout division factor に1 または2 を選択した場合、このクロック出力はPMA パラレルクロックから供給されます。rx_pma_div_clkout division factor に33、40、または66 を選択した場合、このクロックはPMA シリアルクロックから供給されます。このクロックは通常、66:40 アプリケーションのように、RX FIFO へのインターフェイスがPMA パラレルクロック周波数とは異なるレートで動作する場合に使用されます。 |
rx_pma_div_clkout division factor | Disabled、1、2、33、40、66 | rx_pma_div_clkout ポートがイネーブルされた際に、この出力クロックの分周係数を選択します。27 |
Enable rx_pma_iqtxrx_clkout port | On/Off | オプショナルのrx_pma_iqtxrx_clkout 出力クロックをイネーブルします。このクロックは、RX PMA 出力クロックからPLL の入力までをカスケード接続するために使用します。 |
Enable rx_pma_clkslip port | On/Off | オプショナルのrx_pma_clkslip コントロール入力ポートをイネーブルします。この信号をワードの整列に使用します。この信号の立ち下がりエッジにより、RXデシリアライザー・ビットは、シリアルデータを1ユニット・インターバル (UI) だけスリップさせます。まれに、2UIのスリップが発生する場合があります。2UIのスリップが発生し、ワードの整列の検出が完了していない場合は、ワードの整列の検出が完了するまでスリップを続けます。 |
Enable rx_pma_qpipulldn port (QPI) | On/Off | rx_pma_qpipulldn コントロール入力ポートをイネーブルします。このポートはQPI アプリケーションにのみ使用します。 |
Enable rx_is_lockedtodata port | On/Off | オプショナルのrx_is_lockedtodata ステータス出力ポートをイネーブルします。この信号は、RX CDR がデータモードにロックされている、または、受信データストリームにロックされようとしていることを示します。この信号は非同期出力信号です。 |
Enable rx_is_lockedtoref port | On/Off | オプショナルのrx_is_lockedtoref ステータス出力ポートをイネーブルします。この信号は、RX CDR がCDR リファレンス・クロックにロックされていることを示します。この信号は非同期出力信号です。 |
Enable rx_set_lockedtodata port and rx_set_lockedtoref ports | On/Off | オプショナルのrx_set_lockedtodata およびrx_set_lockedtoref コントロール入力ポートをイネーブルします。これらのコントロール・ポートを使用して、RX CDR のロックモードを手動で制御します。これらの信号は非同期入力信号です。 |
Enable rx_seriallpbken port | On/Off | オプショナルのrx_seriallpbken コントロール入力ポートをイネーブルします。この信号のアサートにより、トランシーバー内のTX からRX へのシリアル・ループバック・パスがイネーブルされます。この信号は非同期入力信号です。 |
Enable PRBS (Pseudo Random Bit Sequence) verifier control and status port | On/Off | オプショナルのrx_prbs_err、rx_prbs_clr、およびrx_prbs_done コントロール・ポートをイネーブルします。これらのポートは内部PRBS ベリファイアーを制御し、内部PRBS ベリファイアーからステータスを収集します。 |