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2.4.1. プリセット
2.4.2. General パラメーターとDatapath パラメーター
2.4.3. PMA パラメーター
2.4.4. Enhanced PCS パラメーター
2.4.5. Standard PCS パラメーター
2.4.6. PCS Direct
2.4.7. Dynamic Reconfiguration パラメーター
2.4.8. PMA ポート
2.4.9. エンハンストPCS ポート
2.4.10. 標準PCS ポート
2.4.11. IP コアファイルの保存場所
2.4.12. 未使用のトランシーバーRX チャネル
2.4.13. サポートされない機能
2.6.4.1. 1G/10GbE PHY のリリース情報
2.6.4.2. 1G/10GbE PHY のパフォーマンスとリソース使用率
2.6.4.3. 1G/10GbE PHY の機能の説明
2.6.4.4. クロック・インターフェイスとリセット・インターフェイス
2.6.4.5. 1G/10GbE PHY のパラメーター化
2.6.4.6. 1G/10GbE PHY インターフェイス
2.6.4.7. Avalon-MM レジスター・インターフェイス
2.6.4.8. 1G/10GbE デザインの作成
2.6.4.9. デザイン・ガイドライン
2.6.4.10. チャネル配置のガイドライン
2.6.4.11. デザイン例
2.6.4.12. シミュレーション・サポート
2.6.4.13. TimeQuest タイミング制約
2.6.6.1. XAUI コンフィグレーションでのトランシーバー・データパス
2.6.6.2. XAUI でサポートされる機能
2.6.6.3. XAUI PHY のリリース情報
2.6.6.4. XAUI PHY でサポートされるデバイスファミリー
2.6.6.5. XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン
2.6.6.6. XAUI PHY のパフォーマンスとリソース使用率
2.6.6.7. XAUI PHY のパラメーター化
2.6.6.8. XAUI PHY のポート
2.6.6.9. XAUI PHY のインターフェイス
2.6.6.10. XAUI PHY レジスターのインターフェイスおよびレジスターの説明
2.6.6.11. XAUI PHY TimeQuest SDC 制約
2.7.1. PIPE 向けトランシーバー・チャネルのデータパス
2.7.2. サポートされているPIPE 機能
2.7.3. PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法
2.7.4. Arria 10 トランシーバーでのPCI Express* (PIPE) の実装方法
2.7.5. PIPE 向けネイティブPHY IP のパラメーター設定
2.7.6. fPLL IP コアのPIPE 向けパラメーター設定
2.7.7. ATX PLL IP コアのPIPE 向けパラメーター設定
2.7.8. PIPE 向けネイティブPHY IP のポート
2.7.9. PIPE 向けfPLL ポート
2.7.10. PIPE 向けATX PLL のポート
2.7.11. TX ディエンファシスのプリセットマッピング
2.7.12. PIPE コンフィグレーションにおけるチャネルの配置方法
2.7.13. Gen3 データレートでのPCIe* (PIPE) 向けPHY IP コアのリンク・イコライゼーション
2.7.14. Arria® 10 PCIe デザイン (ハードIP (HIP) およびPIPE) を手動で調整するためのTTK (トランシーバー・ツールキット)/システムコンソール/リコンフィグレーション・インターフェイスの使用 (デバッグ用のみ)
2.9.1.1. Basic (Enhanced PCS) およびBasic with KR FEC トランシーバー・コンフィグレーション・ルールのArria 10 トランシーバーへの実装方法
2.9.1.2. Basic (Enhanced PCS) およびBasic with KR FEC 向けネイティブPHY IP のパラメーター設定
2.9.1.3. ベーシック・エンハンストPCS で低レイテンシーを有効にする方法
2.9.1.4. エンハンストPCS FIFO の動作
2.9.1.5. TX データ・ビットスリップ
2.9.1.6. TX データ極性反転
2.9.1.7. RX データビットスリップ
2.9.1.8. RX データ極性反転
2.9.2.1. マニュアルモードのワードアライナー
2.9.2.2. ワードアライナーの同期ステートマシン・モード
2.9.2.3. RX ビットスリップ
2.9.2.4. RX 極性反転
2.9.2.5. RX ビット反転
2.9.2.6. RX バイト反転
2.9.2.7. Basic (Single Width) モードでのレートマッチFIFO
2.9.2.8. Basic (Double Width) モードでのレートマッチFIFO
2.9.2.9. 8B/10B エンコーダーおよび8B/10B デコーダー
2.9.2.10. 8B/10B TX ディスパリティー・コントロール
2.9.2.11. ベーシックで低レイテンシーを有効にする方法
2.9.2.12. TX ビットスリップ
2.9.2.13. TX 極性反転
2.9.2.14. TX ビット反転
2.9.2.15. TX バイト反転
2.9.2.16. Arria® 10 トランシーバーにBasic あるいはレートマッチを使用するBasic のTransceiver Configuration Rules を実装する方法
2.9.2.17. Basic およびレートマッチを使用するBasic のコンフィグレーション向けネイティブPHY IP のパラメーター設定
5.2.2.1. RX ギアボックス、RX ビットスリップ、および極性反転
5.2.2.2. ブロック・シンクロナイザー
5.2.2.3. Interlaken ディスパリティー・チェッカー
5.2.2.4. デスクランブラ
5.2.2.5. Interlaken フレーム・シンクロナイザー
5.2.2.6. 64B/66B デコーダーとレシーバー・ステートマシン (RX SM)
5.2.2.7. 擬似ランダムパターン・ベリファイアー
5.2.2.8. 10GBASE-R ビットエラー・レート (BER) チェッカー
5.2.2.9. Interlaken CRC-32 チェッカー
5.2.2.10. エンハンストPCS RX FIFO
5.2.2.11. RX KR FEC ブロック
6.1. チャネルおよびPLL ブロックのリコンフィグレーション
6.2. リコンフィグレーション・インターフェイスとの相互作用
6.3. コンフィグレーション・ファイル
6.4. 複数のリコンフィグレーション・プロファイル
6.5. エンベデッド・リコンフィグレーション・ストリーマー
6.6. アービトレーション
6.7. ダイナミック・リコンフィグレーションにおける推奨事項
6.8. ダイナミック・リコンフィグレーション実行の手順
6.9. ダイレクト・リコンフィグレーション・フロー
6.10. Native PHY IP コア・ガイド・リコンフィグレーション・フローとPLL IP コア・ガイド・リコンフィグレーション・フロー
6.11. 特殊なケースでのリコンフィグレーション・フロー
6.12. PMA アナログ・パラメーターの変更
6.13. ポートとパラメーター
6.14. 複数のIP ブロックにわたってマージするダイナミック・リコンフィグレーション・インターフェイス
6.15. エンベデッド・デバッグ機能
6.16. データパターン・ジェネレーターおよびチェッカーの使用
6.17. タイミング収束に関する推奨事項
6.18. サポートされない機能
6.19. Arria® 10 トランシーバー・レジスターマップ
8.7.1. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_1T
8.7.2. XCVR_A10_TX_PRE_EMP_SIGN_PRE_TAP_2T
8.7.3. XCVR_A10_TX_PRE_EMP_SIGN_1ST_POST_TAP
8.7.4. XCVR_A10_TX_PRE_EMP_SIGN_2ND_POST_TAP
8.7.5. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T
8.7.6. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_2T
8.7.7. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP
8.7.8. XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
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3.11.4. ミックスとマッチの例
Arria 10 トランシーバー・アーキテクチャーでは、ネイティブPHY IP コアとPLL IP コアスキームがそれぞれ独立しているため、デザインに高い柔軟性をもたらします。PLL の共有、およびデータレートのリコンフィグレーションが容易に実行可能です。以下のデザイン例は、PLL の共有、およびボンディング・コンフィグレーションと非ボンディング・コンフィグレーション両方のクロック・コンフィグレーションを示しています。
図 196. ミックスとマッチデザインの例
PLL インスタンス
この例では、2 つのATX PLL インスタンスと5 つのfPLL インスタンスが使用されています。各PLL インスタンスに対して適切なリファレンス・クロックを選択してください。IP Catalog には、利用可能なPLL がリストされています。
PLL IP コアに対しては、次のデータレートとコンフィグレーション設定を使用してください。
- トランシーバーPLL インスタンス0:6.25 GHz の出力クロック周波数を持つATX PLL
- マスターCGB とボンディング出力クロックをイネーブルします。
- トランシーバーPLL インスタンス1:5.1625 GHz の出力クロック周波数を持つfPLL
- トランシーバーPLL インスタンス2:5.1625 GHz の出力クロック周波数を持つfPLL
- トランシーバーPLL インスタンス3:0.625 GHz の出力クロック周波数を持つfPLL
- Use as Transceiver PLL オプションを選択します。
- トランシーバーPLL インスタンス4:2.5 GHz の出力クロック周波数を持つfPLL
- Enable PCIe* clock output port オプションを選択します。
- Use as Transceiver PLL オプションを選択します。
- Protocol mode をPCIe Gen2 に設定します。
- Use as Core PLL オプションを選択します。
- Desired frequency を0ps の位相シフトを持つ500 MHz に設定します。
- トランシーバーPLL インスタンス6:4 GHz の出力クロック周波数を持つATX PLL
- マスターCGB とボンディング出力クロックをイネーブルします。
- Enable PCIe clock switch interface オプションを選択します。
- Number of Auxiliary MCGB Clock Input ports を1 に設定します。
ネイティブPHY IP コアのインスタンス
PLL とクロック・ネットワークの接続に関するガイドライン
- チャネルが10 個ある結合グループを持つ12.5 Gbps のInterlaken では、tx_bonding_clocks をトランシーバーPLL のtx_bonding_clocks 出力ポートに接続します。全10 の結合チャネルのために、この接続を行います。この接続は、結合されたグループのすべてのチャネルに到達するために、マスターCGB とx6/xN クロックラインを使用します。
- 10GBASE-KR PHY IP の最初の2 つのインスタンスのtx_serial_clk ポートをPLL インスタンス1 (5.1625 GHz のfPLL) のtx_serial_clk ポートに接続します。この接続は、トランシーバー・バンク内のx1 クロックラインを使用します。
- 10GBASE-KR PHY IP の残りの2 つのインスタンスのtx_serial_clk ポートをPLL インスタンス2 (5.1625 GHz のfPLL) のtx_serial_clk ポートに接続します。この接続は、トランシーバー・バンク内のx1 クロックラインを使用します。
- 次のようにカスタムのマルチデータレートのPHY IP のための3 つのtx_serial_clk ポートを接続します。
- PLL インスタンス2 (5.1625 GHz のfPLL) のtx_serial_clk ポートにtx_serial_clk0 ポートを接続します。このPLL インスタンスは、2 つの10GBASE-KR PHY IP チャネルと共有され、トランシーバー・バンク内のx1 クロックラインも使用します。
- 1.25 Gbps Gigabit Ethernet の非結合PHY IP インスタンスをPLL インスタンス5 のtx_serial_clk ポートに接続します。この接続をそれぞれのチャネルに1 度、合計2 回実行します。この接続は、トランシーバー・バンク内のx1 クロックラインを使用します。
- 8 チャネルのPCIe Gen3 ボンディング・グループを、以下のように接続します。
- PHY IP のtx_bonding_clocks をトランシーバーPLL インスタンス6 のtx_bonding_clocks ポートに接続します。8 つのボンディングされたチャンネルのそれぞれに対してこの接続を行います。
- PHY IP のpipe_sw_done をトランシーバーPLL インスタンス6 のpipe_sw ポートに接続します。
- PLL インスタンス5 のpll_pcie_clk ポートをPHY IP のpipe_hclk_in ポートに接続します。
- PLL インスタンス5 のtx_serial_clk ポートをPLL インスタンス6 のmcgb_aux_clk0 ポートに接続します。この接続はPCIe スピード・ネゴシエーション・プロトコルの一部として必要です。