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インテル® Arria® 10 トランシーバーPHY ユーザーガイド

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9.1. 以前のリリースの資料改訂履歴

章	ドキュメント・バージョン	変更内容
アナログ・パラメーター設定	2016.10.31	以下の内容を変更しました。「XCVR_A10_RX_ONE_STAGE_ENABLE」の項における表にAssignment Editor の値のカラムを追加「XCVR_A10_TX_SLEW_RATE_CTRL」の項で注を追加
1G/10 Gbps イーサネットPHY のIP コア	2016.10.31	以下の内容を変更しました。「1G/10GbE PHY トップレベルの信号」の図にMII インターフェイス信号を追加 MII の項を追加「コントロールおよびステータス信号」の表に`tx_pcfifo_error_1g` および`rx_pcfifo_error_1g` 信号を追加「GMII PCS レジスター」の表における0x494 レジスターからビットアドレスを削除「GMII PCS レジスター」の表における0x495 レジスターの読出/書込の説明を変更「GMII PCS レジスター」の表における`COPPER_DUPLEX_OPERATION` の注を変更
ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE	2016.10.31	以下の内容を変更しました。「IEEE 1588v2 に準拠したGbE」の項でRX FIFO とTX FIFO の説明を追加「GbE またはIEEE 1588v2 に準拠したGbE PHY デザイン向け接続ガイドライン」の図における`pll_powerdown`信号への注を追加「標準PCS パラメーター」の表でパラメーターの概要を更新
XAUI PHY IP コア	2016.10.31	以下のの内容を変更しました。「オプショナルのコントロールおよびステータス信号：ソフトIP 実装」の表で`rx_channelaligned` 信号の概要の詳細を追加
Arria 10 のトランシーバー・ネイティブPHY IP コアの使用	2016.10.31	以下の内容を変更しました。ワードアライナーとビットスリップの表における`rx_std_wa_patternalign[<n>-1:0]` ポートに対しクロックドメインのカラムに「`rx_clkout` に同期」を追加「未使用のトランシーバー・チャネル」の項を追加
Arria 10 ダイナミック・トランシーバー・リコンフィグレーション	2016.10.31	以下の内容を変更しました。「チャネルあるいはシステムに依存するPMA アナログ設定」の表でPMA アナログ機能に「VGA」を追加「ダイナミック・リコンフィグレーション向けアナログPMA 設定 (オプション) 」の表でAC Gain Control of High Gain Mode CTLE パラメーターの値をradp_ctle_acgain_4s_0 to radp_ctle_acgain_4s_28 に更新「ダイナミック・リコンフィグレーション向けアナログPMA 設定 (オプション) 」の表でSlew Rate Control パラメーターの値をslew_r0 to slew_r5 に更新
キャリブレーション	2016.10.31	以下の内容を変更しました。「Avalon-MM インターフェイス・アービトレーション・レジスター」の表でビット[1]の説明が「0x1 = キャリブレーション完了、0x0 = キャリブレーション未完了」に変更
PLL およびクロック・ネットワーク	2016.10.31	以下の内容を変更しました。未使用/アイドルのクロックラインの要件の新しい項を追加
Arria 10 トランシーバーPHY のアーキテクチャー	2016.10.31	以下の内容を変更しました。「リバース・シリアル・ループバック・パス (プリCDR)」の図の下で「TX pre-emp はCDR 前ループバックではサポートされていません。TX pre-emp は、すべてのタップに対してゼロに設定することを推奨します。」の注を追加「アイドル/OS の削除」の説明について「アイドルの削除は、rx_enh_fifo_pfull フラグがデアサートするまで、4 つのOS (2 つの連続するOS がある場合) のグループで実行されます。」に更新方形波パターン・ジェネレーターを削除
CPRI	2016.10.31	以下の内容を変更しました。新しい表の「10.1376 Gpbs と12.16512 Gpbs のデータレート向けインターフェイス幅のオプション」を追加 TX PLL でサポートされるデータレートを更新「General およびDatapath Options」の表でData rate の値を更新
PCI Express*	2016.10.31	以下の内容を変更しました。「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」の表でポートのカラムにPIPE インターフェイス幅数を追加

章	ドキュメント・バージョン	変更内容
10GBASE-KR PHY IP コア	2016.05.02	以下の内容を変更しました。「10GBASE-KR PHY のリリース情報」の表でバージョンとリリース時期を更新「General Options パラメーター」の表で定義とパラメーターを変更「速度検出」のパラメーター表を追加「Auto Negotiation とLink Training の設定」の表でパラメーターの一部を追加と削除「10GBASE-R パラメーター」の表からパラメーターを削除「10GBASE-KR レジスターの定義」の表で0x4B0 および0x4D0 の概要を変更「コントロールおよびステータス信号」の表に信号を追加「10GBASE-KR レジスターの定義」の表で0x4D1 に対し新しいビットフィールドを追加「10GBASE-KR オプショナル・パラメーター」の表でINITPOSTVAL Init Post tap Value パラメーターのデフォルト値を変更
1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コア	2016.05.02	以下の内容を変更しました。「PHY IP コアのブロック図」の図を変更「PHY のリリース情報」の表でバージョンとリリース時期を更新「リソース使用率」の表を更新「PHY の機能」の表を更新「1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアのパラメーター」の表を変更「PHY インターフェイス信号」の図に信号を追加「クロック信号とリセット信号」の表で概要を追加「トランシーバー・モード信号と動作速度信号」の表で概要を追加「Avalon-MM インターフェイス信号」の表を変更「XGMII 信号」の表に信号を追加「PHY レジスターの定義」の表にレジスターを追加「1G/2.5G/5G/10G マルチレート・イーサネットPHY IP コアのパラメーター」の表にパラメーターを追加
1 ギガビット/10 ギガビット・イーサネット (GbE) PHY IP コア	2016.05.02	以下の内容を変更しました。「1G/10GbE のリリース情報」の表でバージョンとリリース時期を更新「1G/10GbE PHY トップレベルの信号」の図に信号を追加「PHY インターフェイス信号」の図に信号を追加「コントロールおよびステータス信号」の表に信号を追加「GMII インターフェイスのポート」の表で概要を変更
トランシーバー・ネイティブPHY IP のシミュレーション	2016.05.02	以下の内容を変更しました。「Quartus Prime プロ」エディションでは、「NativeLink」モードがサポートされないという注を追加「IP シミュレーションのスクリプティング」のフローを追加「バージョン非依存のIP の生成」、「Qsys シミュレーション・スクリプト」、「ip-make-simscript ユーティリティーを使用する」と「スクリプトの生成方法」の項を「IP シミュレーションのスクリプティング」に置換
Arria 10 トランシーバーPHY のアーキテクチャー	2016.05.02	以下の内容を変更しました。 Arria 10 PMA アーキテクチャーの項に記載されたCTLE とDFE 方式に向けたコンフィグレーション方法を更新 Arria 10 PCI Express Gen3 PCS のアーキテクチャーの項における「Gen3 PCS のブロック図」から1 つの信号を削除
PCI Express	2016.05.02	以下の内容を変更しました。「PIPE コンフィグレーションにおけるチャネルの配置方法」の項を更新「ハードIP に隣接するマスターチャネルの場合におけるx4 コンフィグレーション」、「ハードIP に隣接しないマスターチャネルの場合におけるx4 コンフィグレーション」と「レート切り替え」の図を更新
PLL およびクロック・ネットワーク	2016.05.02	ATX PLL、fPLL およびCMU PLL のパラメーターを更新 ATX PLL と fPLL のポートを更新 fPLL がコアモードで使用される時の新しいパラメーターとポートを追加「デルタシグマ変調器」の項でATX PLL とfPLL フラクショナル・モードの使用について詳細を提供「ATX PLL の複数のコンフィグレーション・プロファイルとエンベデッド・リコンフィグレーション」を説明する新しい項を追加
キャリブレーション	2016.05.02	「ユーザー・キャリブレーション」のフローを変更「パワーアップ・キャリブレーション」のシーケンスを変更「Simplex キャリブレーション」の説明を追加「tx_cal_busy およびrx_cal_busy 信号を分離してカスタマイズされたゲーティング・ロジックを構築する規則」という新しい項を追加「PCIe* Hard IP (HIP) 以外のチャネルを使用するパワーアップ・キャリブレーション・シーケンス」、「PCIe Hard IP およびPCIe 以外のチャネルのパワーアップ・キャリブレーション・シーケンス」と、「トランシーバー・リファレンス・クロックおよびデータレートを変更する際のリキャリブレーション・シーケンス」の図を更新「トランシーバー・リファレンス・クロックのクロック周波数およびデータレート変更後のリキャリブレーション」の項で「ユーザー・リキャリブレーション」の手順の順序を変更
その他のプロトコル	2016.05.02	「17.4 Gbps を超えるデータレートでArria 10 GT チャネルを使用するデザインに関する考慮事項」の項を置換表題を「17.4 Gbps を超えるデータレートでArria 10 GT チャネルを使用するデザインに関する考慮事項」から「Arria 10 GT チャネルの実装用のデザイン検討事項」に変更データレートを「17.4 Gbps から28.3 Gbps まで」の範囲から25.78125 Gbps に変更表題「トランシーバー・バンクGXBL1G でのチャネル0、1、2 向けに可能なGT およびGX チャネル・コンフィグレーションの組み合わせ」と表題「トランシーバー・バンクGXBL1E とGXBL1H でのチャネル3、4、5 向けに可能なGT およびGX チャネル・コンフィグレーションの組み合わせ」を変更「PCS ダイレクトのトランシーバー・コンフィグレーション・ルール向けネイティブPHY IP のパラメーター設定」の項を削除「エンハンストPCS を低レイテンシー・モードで使用する17.4 Gbps を超えるデータレートのデザインの実装方法」の項を変更「GT クロックラインを有効にしたATX PLL IP」の図を変更「トランシーバー・バンクGXBL1G でのチャネル0、1、2 向けに可能なGT およびGX チャネル・コンフィグレーションの組み合わせ」と「トランシーバー・バンクGXBL1E とGXBL1H でのチャネル3、4、5 向けに可能なGT およびGX チャネル・コンフィグレーションの組み合わせ」の表を更新
CPRI	2016.05.02	「CPRI 向けトランシーバー・チャネルのデータパスとクロック」の図を更新「サポートされるシリアル・データレートでのチャネル幅のオプション」の表に注を追加「TX PLL でサポートされるデータレート」の表でfPLL のサポートされるデータレートを変更「CPRI 向けネイティブPHY IP のパラメーター設定」の項で「General およびDatapath Options」の表を変更
アナログ・パラメーター設定	2016.05.02	「DFE continuous モード」はサポートされなくなったことを更新。DFE はDisabled、Manual、Adaptation Enabled の3 つのモードでサポート利用可能なDFE モード、CTLE モードとVGA モード向けに「Arria 10 レジスターマップ」を変更 GT デバイスのサポートされる最大データレートを25.8 G に変更「レジスターマップ」のタブからODI の項を削除 DFE 適応モードを「Continuous」から「Adaptation enabled」に変更 DFE 適応モードを「Continuous」から「Adaptation enabled」に変更
Arria 10 トランシーバーのプロトコルとPHY IP のサポート	2016.05.02	以下の内容を変更しました。脚注19 を「プロトコルプリセット」カラムから「トランシーバーPHY IP コア」カラムに移動脚注14 を「Native PHY IP には、リンク・トレーニング、自動速度ネゴシエーションおよびシーケンサー機能が含まれません。ユーザーはNative PHY IP を使用する場合、これらの機能を実装するためにソフトロジックを作成する必要があります。」に変更
Arria 10 デバイスのトランシーバー・リセット・コントロール	2016.05.02	以下の内容を変更しました。「典型的なトランシーバーPHY の実装」の図に"user reset"のポートを追加注50 番を追加「トランシーバーとレシーバーのリセットシーケンス」の図を更新グレーの領域を持つ各図で「グレーの領域はDon't Care ゾーンです。」という注を追加全ての図で「tLTD」を「trx_digitalreset」に変更
Arria 10 ダイナミック・トランシーバー・リコンフィグレーション	2016.05.02	以下の内容を変更しました。ユーザーガイドからトピック「On-Die Instrumentation」とその関連情報を削除必要に応じて「ネイティブPHY IP」を「ネイティブPHY IP とATX PLL IP」に変更トピック「エンベデッド・リコンフィグレーション・ストリーマー」を編集トピック「アービトレーション」を編集ボンディングしたデザインと非ボンディング・デザイン向けに「PRBS と方形波のデータパターン・ジェネレーターおよびチェッカーの使用」を編集。各デザインにもすべての例を追加。トピック「ダイレクト・リコンフィグレーション・フローを使用したマニュアルモードでのCTLE の変更」を更新
Arria 10 トランシーバーPHY の概要	2016.05.02	以下の内容を変更しました。最大バックプレーン・レートを16.0 Gbps から12.5 Gbps に更新 VCCR/T_GXB=0.95 の場合、バックプレーンのサポートがない (Low Power Mode) GX およびGT トランシーバー・チャネルでサポートされるPCS の種類について、Arria 10デバイス・データシートを参照するという脚注を追加

章	ドキュメント・バージョン	変更内容
Arria 10 トランシーバーPHY の概要	2016.02.11	以下の内容を変更しました。「72 トランシーバー・チャネルと4 つのPCIe ハードIP ブロックを備えたArria 10 GT デバイス」の図を変更「GT トランシーバー・バンク・アーキテクチャー」の図を変更「バンクGXBL1E およびGXBL1H のGT トランシーバー・バンクのアーキテクチャー」の図を追加
その他のプロトコル	2016.02.11	以下の内容を変更しました。「Arria 10 GT チャネルを使用して17.4 Gbps を超えるデータレートの設計上の考慮事項」の項を削除 GT チャネルの最大データレートを25.8 Gbps に更新
PLL およびクロック・ネットワーク	2016.02.11	以下の内容を変更しました。 ATX PLL VCO 周波数の最適なパフォーマンス配置ガイドラインを更新 OTU2e、OTU2、OC-192、6G、および12G SDI の異なるプロトコルの配置の推奨事項を更新「FPGA ファブリック - トランシーバー・インターフェイス・クロッキング」の図を更新最大データレートを25.8 Gbps に更新
アナログ・パラメーター	2016.02.11	以下の内容を変更しました。最大データレートを25.8 Gbps に更新

章	ドキュメント・バージョン	変更内容
1G/2.5G/10G マルチレート・イーサネットPHY IP コア	2015.12.18	以下の内容を変更しました。表「XGMII 信号」から信号を削除図「PHY インターフェイス信号」から信号を削除表「PHY リリース情報」内の注文コードを変更
XAUI PHY IP コア	2015.12.18	以下の内容を変更しました。図「Arria 10 デバイス・コンフィグレーションにおけるXGMII 仕様の実装」に説明を追加
FEC オプションを備えた10GBASE-KR PHY IP	2015.12.18	以下の内容を変更しました。項「10GBASE-KR PHY のパラメーター化」に注釈を追加表「コントロールおよびステータス信号」に新しい信号を追加
1G/10 Gbps イーサネットPHY のIP コア	2015.12.18	以下の内容を変更しました。項「1G/10GbE PHY のパラメーター化」に注釈を追加表「コントロールおよびステータス信号」に新しい信号を追加表「クロックおよびリセット信号」内のcalc_clk_1g についての説明を変更
Arria 10 デバイスのトランシーバー・リセット・コントロール	2015.12.18	以下の内容を変更しました。項「推奨するリセットシーケンス」に説明を追加図「Arria 10 デフォルト設定プリセット」を追加図「一般的なトランシーバーPHY の実装」の信号を変更し、注釈を追加表「一般オプション」にパラメーターを追加図「CDR がマニュアル・ロックモードである場合のレシーバー用リセットシーケンス・タイミング図」を更新項「CDR マニュアル・ロックモードでのトランシーバーのリセット」に記載された手順を更新
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2015.12.18	以下の内容を変更しました。表「fPLL リファレンス・クロック入力の切り替えに使用するレジスターマップ」内に記載されたビットレジスターの切り替えの定義を更新項「ダイレクト・リコンフィグレーション・フローを使用しLoopback モードをイネーブル/ディスエーブルします。」に記載された表「設定する必要があるビット値」を更新
PCI Express (PIPE)	2015.12.18	Gen3 機能の項に記載された図「レート切り替え」を変更
PLL およびクロック・ネットワーク	2015.12.18	以下の内容を変更しました。図「PLL のカスケード化」を更新項「入力リファレンス・クロックソース」にある「専用リファレンス・クロックピン」を更新
キャリブレーション	2015.12.18	以下の内容を変更しました。項「レートスイッチ・フラグ・レジスター」内の説明を加筆修正項「ユーザー・キャリブレーション」内に詳細な説明を追加項「PMA リキャリブレーション」に情報を追加
Arria 10 トランシーバーPHY のアーキテクチャー	2015.12.18	Arria 10 PMA アーキテクチャーの項に記載されたCTLE、DFE、およびadaptation スキームに向けたコンフィグレーション方法を更新
アナログ・パラメーター設定	2015.12.18	項「専用基準クロックの設定」に記載されたHCSL 以外の規格の「使用可能なオプション」の表を更新

章	ドキュメント・バージョン	変更内容
概要	2015.11.02	以下の内容を変更しました。最小データレートを611 Mbps から1.0 Gbps に変更「66 のトランシーバー・チャネルと3 つのPCIe ハードIP ブロックを備えるArria 10 GX デバイス」の図でPCIe ハードIP ブロックの位置を変更
Arria 10 のトランシーバー・ネイティブPHY IP コアの使用	2015.11.02	以下の内容を変更しました。標準PCS ポートの表にある「TX およびRX FIFO」の見出しを「標準PCS FIFO」に変更標準PCS パラメーターの表にある「Enable fast sync status reporting for deterministic Latency SM」パラメーターの説明と範囲を更新標準PCS パラメーターの表にある「TX およびRX FIFO パラメーター」の見出しを「標準PCS FIFO パラメーター」に変更エンハンストPCS パラメーターの項にあるKR-FEC パラメーターの表内の「Error marking type」の範囲を更新 PMA パラメーターの項にあるEqualization の表内の「Number of fixed DFE taps」の値を更新 General パラメーターとDatapath パラメーターの項にあるGeneral パラメーターおよびDatapath パラメーター・オプションの表内に新しいパラメーター「Provide separate interface for each channel」を追加 General パラメーターとDatapath パラメーターの項にあるGeneral パラメーターおよびDatapath パラメーター・オプションの表内の「PMA configuration rules」の値を更新「Arria 10 トランシーバー・プロトコルおよびPHY IP サポート」の表から注釈を削除し、「PCI Express 向けハードIP」を追加 PMA パラメーターの項にあるTX PMA オプションポートの「Enable tx_pma_rxfound port (QPI) 」パラメーターの説明を更新エンハンストPCS パラメーターの項にあるエンハンストPCS TX FIFO パラメーター・テーブル内の「TX FIFO Mode」、「Enable tx_enh_fifo_full port」、および「Enable tx_enh_fifo_empty port」パラメーターの説明を更新エンハンストPCS パラメーターの項にあるエンハンストPCS RX FIFO パラメーター・テーブル内の「Enable rx_enh_fifo_full port」および「Enable rx_enh_fifo_empty port」パラメーターの説明を更新標準PCS パラメーターの項にあるバイト・シリアライザーおよびデシリアライザー・パラメーター・テーブル内の「Enable RX byte deserializer」パラメーターの説明を更新ダイナミック・リコンフィグレーション・パラメーターの項にあるダイナミック・リコンフィグレーション・テーブル内の「Share reconfiguration interface」パラメーターの説明を更新ダイナミック・リコンフィグレーション・パラメーターの項にあるコンフィグレーション・プロファイル・テーブルの値と説明を更新「tx_pma_clkout」クロックの注釈を更新し、このクロックの目的を説明標準PCS ポートの項にある8B/10B エンコーダーおよびデコーダーのテーブル内のtx_dispval[<n> (<w>/<s>-1:0]」信号についての説明を更新ダイナミック・リコンフィグレーション・パラメーターの項にあるコンフィグレーション・プロファイル・テーブル内の値と説明を更新標準PCS パラメーターの項にあるTX およびRX FIFO パラメーター・テーブル内の「Enable tx_std_ pcfifo_full port」、「Enable tx_std_ pcfifo_empty port」、「Enable rx_std_ pcfifo_full port」、および「Enable rx_std_pcfifo_empty port」についての説明を更新標準PCS パラメーターの項にあるレートマッチFIFO パラメーター・テーブル内のRX rate match FIFO in Basic、GbE、およびトランシーバー・データパス・モードを説明する項へのリンクを追加 General パラメーターとDatapath パラメーターの項にある表「General およびDatapath オプション」内のトランシーバー・コンフィグレーション・ルール・パラメーターの値を更新 General パラメーターとDatapath パラメーターの項にある表「General およびDatapath オプション」内に新しいパラメーター「Provide separate interface for each channel」を追加「トランシーバーNative PHY IP コアParameter Editor」の図を更新表「General、Common PMA Options、およびDatapath Options」を更新表「TX PMA オプションポート」内に「Enable tx_pma_analog_reset_ackport」パラメーターを追加表「イコライゼーション」内の「Number of fixed DFE taps」パラメーターを更新表「RX PMA オプションポート」内に「Enable rx_analog_reset_ack port」パラメーターを追加表「ダイナミック・リコンフィグレーション」内に「Separate reconfig_waitrequest from the status of AVMM arbitration with PreSICE」パラメーターを追加コンフィグレーション・ファイルに「Include PMA analog settings in configuration Files」パラメーターを追加表「ダイナミック・リコンフィグレーションでのアナログPMA 設定 (オプション) 」を追加
1G/10 Gbps イーサネットPHY のIP コア	2015.11.02	以下の内容を変更しました。表「1G/10GbE リリース情報」内のリリース日とバージョンを変更表「クロックおよびリセット信号」内の`tx_serial_clk_1g` と`rx_cdr_refclk_1g` についての説明を加筆修正表「General Options パラメーター」の説明を加筆修正 PMA Registers の項に表「1G Data Mode」を追加 Arria 10 GMII PCS レジスターの項から「1G Data Mode」の行を削除
1G/2.5G/10G マルチレート・イーサネットPHY IP コア	2015.11.02	本項を追加
FEC 付き10GBASE-KR PHY IP コアオプション	2015.11.02	以下の内容を変更しました。表「10GBASE-KR レジスターの定義」で0x4B0 ワードアドレスにビット12 を追加
ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE	2015.11.02	以下の内容を変更しました。図「トランシーバー・チャネルのデータパスおよびGbE とIEEE 1588v2 に準拠したGbE への1250 Mbps でのクロック駆動」に注釈を追加「ギガビット・イーサネット (GbE) およびIEEE 1588v2 に準拠したGbE」に注釈を追加図「GbE またはIEEE 1588v2 に準拠したGbE 用にコンフィグレーションされたネイティブ PHY IP の信号とポート」の一部の信号名を変更表「TX PMA パラメーター」の値を変更表「RX PMA パラメーター」にパラメーターを追加し、値を更新表「標準PCS パラメーター」の値を変更
10GBASE-R	2015.11.02	以下の内容を変更しました。項「10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアント」に注釈を追加項「10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法」内の手順を変更図「10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のネイティブPHY IP コアの信号とポート」内の信号名を変更表「General パラメーターおよびDatapath パラメーター」内のパラメーターを更新表「RX PMA パラメーター」内のパラメーターを更新表「Enhanced PCS パラメーター」内のパラメーターを更新表「Block Sync パラメーター」内のパラメーターを更新表「ダイナミック・リコンフィグレーション・パラメーター」内のパラメーターを更新
XAUI PHY IP コア	2015.11.02	以下の内容を変更しました。表「XAUI リリース情報」内のリース日とバージョンを変更表「XAUI PHY IP コアレジスター」内の説明を加筆修正「XAUI PHY IP コア」の項に説明を追加
1G/2.5G/10G マルチレート・イーサネットPHY IP コア	2015.11.02	本項を追加
PCI Express (PIPE)	2015.11.02	以下の内容を変更しました。表「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」内の「pipe_g3_txdeemph[17:0]」の説明を更新表「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」のプリセットをTX De-emphasis マッピングに更新項「ボンディング・コンフィグレーションのマスターチャネル」の図x4 コンフィグレーションと図 x4 の別のコンフィグレーションを更新項「Gen3 データレートでのPCIe (PIPE) 向けPHY IP コアのリンク・イコライゼーション」を更新図「PIPE Gen3 デザイン向け接続ガイドライン」を更新項「Arria 10 トランシーバーでのPCI Express (PIPE) の実装方法」に推奨事項を追加表「Arria 10ネイティブPHY IP のPIPE Gen1、Gen2、Gen3 モードでのパラメーター：TX PMA」内のパラメーター「PCS TX Channel bonding master」の説明を更新項「PIPE 向けfPLL IP パラメーター設定」に表「PIPE Gen1、Gen2、およびGen3 モードでのArria 10 fPLL IP に向けたパラメーター設定」を追加項「ATX PLL IP パラメーター設定」に表「PIPE Gen1、Gen2、およびGen3 モードでのArria 10 ATX PLL IP 向けパラメーター」を追加表「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」内のpipe_tx_elecidle ポートに関する説明を更新表「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」内のpipe_tx_compliance ポートに関する説明を更新表「PIPE モードでのArria 10 トランシーバー・ネイティブPHY のポート」内のpipe_g3_txdeemph[17:0]ポートに関する説明を更新項「PIPE 向けfPLL ポート」に表「PIPE 向けfPLL ポート」を追加項「PIPE 向けATX PLL ポート」に表「PIPE 向けATX fPLL ポート」を追加項「TX ディエンファシスのプリセットマッピング」に表「TX ディエンファシスへのArria 10 プリセットマッピング」を追加項「PIPE コンフィグレーションでチャネルを配置する方法」の図「別のコンフィグレーション」を更新項「Gen3 データレートでのPCIe (PIPE) 向けPHY IP コアのリンク・イコライゼーション」を更新
その他のプロトコル	2015.11.02	以下の内容を変更しました。項「エンハンストPCS FIFO の動作」を追加表「General パラメーターとDatapath パラメーター」内の最小データレートを960 Mbps から1.0 Gbps に変更
PLL およびクロック・ネットワーク	2015.11.02	以下の内容を変更しました。 ATX PLL、CMU PLL、およびfPLL コンフィグレーション・オプションとパラメーター、設定方法を更新例と図中のATX PLL 配置方法を更新 PLL をPLL カスケードサポートであることを明記データレートに基づいたTX PLL 推奨事項を追加 ATX PLL、fPLL、およびCMU PLL Quartus 設定を更新 fPLL がドライブするファブリック・ユースケースの図およびその詳細を追加図「PLL フィードバックおよびクロック・ネットワークのカスケード接続」を更新 PLL カスケード接続の実行についての手順を更新
トランシーバー・チャネルのリセット	2015.11.02	以下の内容を変更しました。表「リセット条件」を更新項「トランシーバーPHY の実装」を追加「一般的なトランシーバーPHY の実装」を更新し、項「トランシーバーPHY の実装」に移動項「リセット方法」に「Model 1：Default Model」と「Model 2：Acknowledgment Model」を追加項「アルテラのトランシーバーPHY のリセット・コントローラーの使用」の「アルテラのトランシーバーPHY リセット・コントローラー・システム図」を更新項「トランシーバーPHY リセット・コントローラーのインターフェイス」に「pll_select の使用例」を追加
PMA アーキテクチャー	2015.11.02	以下の内容を変更しました。項「デシジョン・フィードバック・イコライゼーション (DFE) 」の図「チャネルパルス応答」を更新 PMA パラメーターの項にある表「イコライゼーション」の「Number of fixed DFE taps」の値を更新
エンハンストPCS アーキテクチャー	2015.11.02	以下の内容を変更しました。位相補償モードとベーシック・モードの項を更新 64B/66B エンコーダー・リセット条件の項を追加 TX ギアボックス、TX Bitslip および極性反転の項を追加図RX ギアボックス、RX Bitslip、および極性反転のRX Bitslip を更新エンハンストPCS の紹介の注に「ブロック同期」を追加エンハンストPCS TX FIFO の項を更新 TX 位相補償モードの項の参照リンクを更新 TX レジスターモードの説明を更新 Interlaken フレーム・ジェネレーターの項の説明を更新 64B/66B エンコーダーおよびトランスミッタ・ステート・マシーンの項の表題を更新 PRBS パターン・ジェネレーター (エンハンストと標準で共有) の表題を更新方形波パターン・ジェネレーター (エンハンストと標準で共有) を更新 RX レジスターモードの説明を更新
標準PCS のアーキテクチャー	2015.11.02	以下の内容を変更しました。 Serialize x2 およびx4 モードのバイト・シリアライザーの項を更新 8B/10B エンコーダー・ビットおよびバイトリバーサル機能に新しく図を追加
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2015.11.02	以下の内容を変更しました。他の項からも参照できるように項「ダイナミック・リコンフィグレーションの実行手順」を変更項「ダイナミック・リコンフィグレーション・フローを使用したVOD、プレエンファシスの変更」を追加表「ダイナミック・リコンフィグレーションに向けたAnalog PMA 設定 (オプション) 」を追加項「On-Die Instrumentation」から4 つの表を削除項「ODI を使用したオンチップアイの構築プロセス」の手順を変更表「Arria 10 ダイナミック・リコンフィグレーション機能のサポート」にエントリを追加項「リコンフィグレーション・インターフェイスとのインタラクト」のアクセス要求についての説明を加筆修正項「コンフィグレーション・ファイル」を更新項「Embedded Reconfiguration Streamer」に情報を追記図「Embedded Streamer を備えたArria 10 Native PHY」を修正項「アービトレーション」で2 つのレベルのアービトレーションについての記述を追記項「ダイナミック・リコンフィグレーションの実行手順」の「ダイナミック・リコンフィグレーションの実行手順」を手順別に記述を変更項「ダイナミック・リコンフィグレーションへのリセット推奨事項」を追加項「PMA アナログ・パラメーターの変更」にPMA アナログ設定に関する情報を追加項「マニュアルモードでのCTLE の変更」に新しい手順を追加項「Serial Loopback モード」に記載された手順を更新表題を「IP ガイド・リコンフィグレーション・フロー」から「Native PHY あるいはPLL IP ガイド・リコンフィグレーション・フロー」に変更「Native PHY あるいはPLL IP ガイド・リコンフィグレーション・フロー」に記載された手順を更新し、最初の手順の後に注を追加項「トランスミッタPLL の切り替え」に記載された手順を更新項「ATX リファレンス・クロック」、「fPLL リファレンス・クロック」、「CDR およびCMU リファレンス・クロック」に記載された手順を更新各パラメーターに対しどのパラメーターが有効であるかを明確化するため表「Avalon インターフェイス・パラメーター」を更新項「PRBS ソフト・アキュムレーターStart Pattern Checker」内の手順1A の値を修正項「PRBS ソフト・アキュムレーター」にハードPRBS ブロックに関する情報を追加項「PRBS および方形波のデータパターン・ジェネレーターおよびチェッカーの使用」にPRBS チェッカー・コントロールおよびステータス信号のリストを追加項「PRBS および方形波のデータ・ジェネレーターを有効にする」および「PRBS およびデータチェッカー」に記載された手順を更新項「PRBS9 およびPRBS31 パターン・ジェネレーターをイネーブルする例」および「PRBS データチェッカーをイネーブルする例」に記載された手順を更新項「擬似ランダムパターン・モードを有効にする」に記載された手順を更新
キャリブレーション	2015.11.02	以下の内容を変更しました。項「PreSICE エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション」を加筆修正項「キャリブレーション・レジスター」を加筆修正表「量産デバイス用トランシーバー・チャネルPMA キャリブレーション・レジスター」を変更項「トランシーバー・チャネル・キャリブレーション・レジスター」から記述を削除表「フラクショナルPLL キャリブレーション・レジスター」内の値を変更表「キャリブレーション・ステータス向けPMA ケーパビリティー・レジスター」を変更表「キャリブレーション・ステータス向けATX PLL PMA ケーパビリティー・レジスター」を追加表「キャリブレーション・ステータス向けfPLL ケーパビリティー・レジスター」を追加項「ケーパビリティー・レジスター」に記述を追加項「レートスイッチ・フラグ・レジスター」を追加項「ユーザー・リキャリブレーション」に手順を追加項「CDR/CMU PLL リキャリブレーション」の記述を変更項「PMA リキャリブレーション」に手順を追加図「トランシーバー・リファレンス・クロックおよびデータレートを変更する際のリキャリブレーション・シーケンス」を変更項「ユーザー・リキャリブレーション」に手順を追加表「量産デバイスに向けたトランシーバー・チャネルPMA キャリブレーション・レジスター」を更新表「フラクショナルPLL キャリブレーション・レジスター」を更新表「ATX PLL キャリブレーション・レジスター」を更新項「ATX PLL キャリブレーション・レジスター」の説明を加筆修正項「ケーパビリティー・レジスター」に説明を追加図「PCIe Hard IP (HIP) 以外のチャネルを使用するパワーアップ・キャリブレーション・シーケンス」を変更図「PCIe Hard IPおよびPCIe Hard IP チャネルを使用するパワーアップ・キャリブレーション・シーケンス」を変更項「ユーザー・リキャリブレーション」から一部の手順を削除項「ATX PLL リキャリブレーション」から一部の手順を削除項「フラクショナルPLL リキャリブレーション」から一部の手順を削除項「PMA リキャリブレーション」から一部の手順を削除項「キャリブレーション・ステータスの確認」から一部の手順を削除
アナログ・パラメーター設定	2015.11.02	以下の内容を変更しました。 CTLE 設定の項にある「XCVR_A10_RX_EQ_DC_GAIN_TRIM」パラメーターの設定を変更 DFE 固定タップが反映されるよう「アナログ・パラメーター設定のリスト」を更新デシジョン・フィードバック・イコライザー (DFE) の項にある表「DFE 固定タップのアサインメント」を更新項「レシーバーの一般的なアナログ設定」にあるXCVR_A10_RX_LINK QSF アサインメントの説明を加筆修正項「レシーバーのアナログ・イコライゼーション設定」にある、XCVR_A10_RX_EQ_DC_GAIN_TRIM QSF、XCVR_A10_RX_ADP_CTLE_EQZ_1S_SEL QSF、XCVR_A10_RX_ADP_CTLE_ACGAIN_4S QSF、XCVR_A10_RX_ADP_VGA_SEL QSF アサインメントの説明を加筆修正項「トランスミッタの一般的なアナログ設定」にあるXCVR_A10_TX_LINK QSF、XCVR_A10_TX_SLEW_RATE_CTRL QSF、およびXCVR_A10_TX_LINK QSF アサインメントの説明を加筆修正

章	ドキュメント・バージョン	変更内容
10GBASE-KR PHY IP コア	2015.05.11	以下の内容を変更しました。項「10GBASE-KR PHY レジスターの定義」のワードアドレス0x4D0 についてのレジスター定義を変更
概要	2015.05.11	サポートするデータレートの下限を1.0Gbps から611Mbps に変更
キャリブレーション	2015.05.11	以下の内容を変更しました。レジスターオフセットをグローバルに変更「PreSICE エンジンを使用したリコンフィグレーション・インターフェイスとアービトレーション」の項を加筆修正「キャリブレーション・レジスター」の項を加筆修正表「Avalon-MM インターフェイス・アービトレーション・レジスター」を加筆修正表「トランシーバー・チャネル・キャリブレーション・レジスター」を修正表「フラクショナルPLL キャリブレーション・レジスター」を修正表「ATX PLL キャリブレーション・レジスター」を加筆修正図「PCIe Hard IP (HIP) 以外のチャネルを使用するパワーアップ・キャリブレーション・シーケンス」と「PCIe HIP およびPCIe 以外のチャネルのパワーアップ・キャリブレーション・シーケンス」を追加「ユーザー・リキャリブレーション」の項の「Avalon-MM インターフェイス」を「内部コンフィグレーション・バス」に変更「ATX PLL リキャリブレーション」の項の「Avalon-MM インターフェイス」を「内部コンフィグレーション・バス」に変更「フラクショナルPLL リキャリブレーション」の項のfPLL をキャリブレーションするビット、および「Avalon-MM インターフェイス」を「内部コンフィグレーション・バス」に変更「CDR/CMU PLL キャリブレーション」の項の「Avalon-MM インターフェイス」を「内部コンフィグレーション・バス」に変更「ユーザー・リキャリブレーション」の項のアドレスを変更「ATX PLL リキャリブレーション」の項のアドレスを変更「フラクショナルPLL リキャリブレーション」の項のアドレスを変更「CDR/CMU PLL キャリブレーション」の項のアドレスを変更「PMA リキャリブレーション」の項のアドレスを変更し、説明を追加「キャリブレーション・ステータスのチェック」の項のアドレスを変更「PMA リキャリブレーション」の項のAvalon-MM インターフェイス」を「内部コンフィグレーション・バス」に変更「ケーパビリティー・レジスター」の項を追加
10GBASE-R	2015.05.11	以下の内容を変更しました。表「RX PMA パラメーター」にパラメーターを追加
10GBASE-KR PHY IP コア	2015.05.11	以下の内容を変更しました。「10GBASE-KR PHY レジスターの定義」の項で以下のビットと説明を加筆修正アドレス0x4D0[21:20]のビットと説明を加筆修正アドレス0x4D0[22]を追加アドレス0x4D0[26:24]を削除アドレス0x4D0[28:24]を追加アドレス0x4D0[27] および0x4D0[28]を削除
Interlaken	2015.05.11	以下の内容を変更しました。「Interlaken」と「Arria10 トランシーバーへのInterlaken の実装方法」の項に使用可能なプリセットを追加「TX PMA パラメーター」、「RX PMA パラメーター」、「Enhanced PCS パラメーター」、「Interlaken Frame Generator パラメーター」、「Interlaken Frame Synchronizer パラメーター」の各表内の一部のパラメーター値を更新
1G/10 Gbps イーサネットPHY のIP コア	2015.05.11	以下の内容を変更しました。表「1G/10GbE のリリース情報」のプロダクトID を変更表「クロックおよびリセット信号」の説明を加筆修正表「レジスターの定義」のアドレス0x4D0 から以下のビットを削除 19:18 26:24 27
PCI Express (PIPE)	2015.05.11	以下の内容を変更しました。「PIPE 向けトランシーバー・チャネルのデータパス」、「PCIe Gen1/Gen2/Gen3 コンフィグレーション」、「PCIe リバース・パラレル・ループバックモードのデータパス」、「PIPE でのネイティブPHY IP の信号とポート」の各図を更新Gen3 機能「レート切り替え」を更新表「Arria 10 ネイティブPHY IP のPIPE Gen1、Gen2、Gen3 モードでのパラメーター」の「Enable simplified interface」および「Provide separate interface for each channel」パラメーターを更新表「Arria 10 ネイティブPHY IP のPIPE Gen1、Gen2、Gen3 モードでのパラメーター：TX PMA」の「PCS TX channel; bonding master」を更新表「Arria 10 ネイティブPHY IP のPIPE Gen1、Gen2、Gen3 モードでのパラメーター：RX PMA」の「Selected CDR reference clock frequency」パラメーターを更新 Arria 10 PCIe ハードIP を使用する際の配置についてのガイドラインを含めるため、「PIPE コンフィグレーションでチャネルを配置する方法」の項を更新
CPRI	2015.05.11	以下の内容を更新しました。図「CPRI PHY デザインの接続ガイドライン」を更新 Manual モードにおける「インターフェイス幅が異なる場合のワードアライナー信号ステータスの動作」の表を追加
その他のプロトコル	2015.05.11	以下の内容を変更しました。図「PCS Direct PHY デザインの接続ガイドライン」を更新図「低レイテンシー・モード・デザインでのエンハンストPCS の接続ガイドライン」を更新図「4 つのスキップパターンの挿入が必要とされるレートマッチFIFO 挿入」の下の説明を更新「TX ビットスリップ」の項に注を追加図「8 ビット・モードでのTX Bit Slip」と「16 ビット・モードでのTX Bit Slip」のrx_parallel_data の値を変更
XAUI PHY IP コア	2015.05.11	以下の内容を変更しました。「XAUI PHY TimeQuest SDC 制約」の項から`set_max_skew` 制約を削除
Arria 10 のトランシーバー・ネイティブPHY IP コアの使用	2015.05.11	以下の内容を変更しました。トランシーバー・ネイティブPHY IP コアParameter Editor を更新 PMA パラメーター TX PMA およびRX PMA の「イコライゼーション」の項のPMA パラメーターのカテゴリー化を更新表「TX PMA オプショナルポート」に`Enable tx_pma_iqtxrx_clkout port` および`Enable tx_seriallpbken port` パラメーターを追加表「RX PMA オプショナルポート」に`Enable rx_pma_iqtxrx_clkout port` パラメーターを追加「RX CDR オプション」および「イコライゼーション」の項で表「RX PMA パラメーター」を更新表「RX PMA オプショナルポート」から`Enable rx_pma_div_clkout division` ファクターを削除表「RX PMA パラメーター」の「CTLE Adaptation Mode」と「DFE Adaptation Mode」の説明を更新表「TX Bonding Options」の`Enable tx_pma_clkout port` および`Enable tx_pma_div_clkout port` パラメーターの値と説明を更新表「RX PMA Optional Ports」の`Enable rx_pma_clkout port` および`Enable rx_pma_div_clkout port` パラメーターの値と説明を更新エンハンストPCS パラメーター `Enable rx_enh_fifo_cnt port` および`Enable tx_enh_fifo_cnt port` パラメーターを削除表「エンハンストPCS TX FIFO パラメーター」から`TX FIFO Mode for Register Mode` パラメーターの説明を削除表「Gearbox パラメーター」に`Error marking type` パラメーターを追加表「Interlaken Frame Generator パラメーター」でパラメーター名を`Enable Frame Burst` から`Enable Frame Generator Burst Control` に変更表「エンハンストPCS TX FIFO パラメーター」の`TX FIFO Mode for Register Mode` パラメーターの説明を更新 PRBS のパターン・ジェネレーター、Square Wave and PRP、PRBS Checker およびPRP Verifier の項を更新標準PCS パラメーター表「TX およびRX FIFO パラメーター」から`fast_register mode` パラメーターの記述を削除表「Word Aligner and Bitslip パラメーター」の`RX word aligner pattern length`、`Enable rx_std_wa_a1a2size port`、および`Enable rx_std_bitslipboundarysel port` パラメーターの説明を更新表「Word Aligner and Bitslip パラメーター」に`Enable fast sync status reporting for deterministic Latency SM` パラメーターを追加 PCS ダイレクトこのオプションで利用可能なパラメーターを説明するために、「PCS ダイレクト」の項を追加「General パラメーターとDatapath パラメーター」の項に「PCS ダイレクト」機能ブロックを追加ダイナミック・リコンフィグレーション・パラメーター表のタイトルを「Embedded Debug」から「Optional Reconfiguration Logic」に変更表「Optional Reconfiguration Logic」から`Enable Embedded Debug` パラメーターを削除表「Optional Reconfiguration Logic」に`Enable ODI acceleration logic` パラメーターを追加「コンフィグレーション・プロファイル」の項を新たに追加表「Optional Reconfiguration Logic」に`Enable ODI acceleration logic` パラメーターを追加 PMA ポート表「TX PMA ポート」に`tx_pma_iqtxrx_clkout` および`rx_seriallpbken` パラメーターを追加表「TX PMA ポート」の`tx_pma_txdetectrx[<n>-1:0]`および`tx_pma_rxfound[<n>-1:0]`ポートの説明を更新 PHY IP コアに合わせて、表「TX PMA ポート」のポートシーケンスを更新表「RX PMA ポート」に`rx_pma_iqtxrx_clkout port` パラメーターを追加表「TX PMA ポート」の`tx_pma_clkout` および`tx_pma_div_clkout` パラメーターの説明を更新表「RX PMA ポート」の`rx_pma_clkout` および`rx_pma_div_clkout` ポートの説明を更新エンハンストPCS ポート表「エンハンストPCS TX およびRX FIFO」から`tx_enh_fifo_cnt` および`rx_enh_fifo_cnt` ポートを削除表「KR-FEC」を追加表のタイトルを「Bitslip」から「Gearbox」に変更表「Bit Encodings for Interlaken with Enable Simplified Interfaced ON」と「Enable Simplified Interfaced On」のtx_control、「およびrx_control`tx_control`、「および`rx_control` ポートのビットオフセット、機能、説明を更新表「Bit Encodings for Basic Single Width Mode」、「Bit Encodings for Basic Double Width Mode」、および「Basic Mode」の`tx_control` および`rx_control` ポートのビットオフセット、機能、説明を更新 TX コントロールおよびRX コントロール・ビット・エンコーディング表を更新標準PCS 表「TX FIFO」、「RX FIFO」、および「Rate Match FIFO」の`rx_std_pcfifo_empty[<n>-1:0]`および`rx_std_rmfifo_empty[<n>-1:0]`ポートの説明を更新表「8B/10B エンコーダーおよびデコーダー」の`rx_datak[<n><w>/<s>-1:0]`ポートの極性を更新表「Bit Reversal and Polarity Inversion」からポート`rx_std_elecidle[<n>-1:0]`を削除表「Bit Reversal and Polarity Inversion」の「信号の検出」を結合表「8B/10B エンコーダーおよびデコーダー」に`tx_datak` ポートを追加
PMA アーキテクチャー	2015.05.11	以下の内容を変更しました。「トランスミッタ・バッファー」のXCVR_A10_RX_TERM_SEL へのリンクを更新「レシーバーバッファー」でODI 垂直方向ステップを63 個 (0 と +/-32) に更新 adaptation モードに対応してCTLE の項を更新。「CTLE をイネーブルするおよびDFE をイネーブルする」へCTLE を移動 adaptation モードに対応してVGA の項を更新 adaptation モードに対応してDFE の項を更新。新しい「CTLE をイネーブルするおよびDFE をイネーブルする」の項へDFE を移動 Triggered DFE モードを削除浮動タップに関連するすべての参照を削除
エンハンストPCS アーキテクチャー	2015.05.11	以下の内容を変更しました。パターン・ジェネレーター (PRBS、Square Wave、およびPRP) 、PRBS Checker とPRP Verifier の項を更新 TX FIFO Fast Register Mode の記述を修正「エンハンストPCS パターン・ジェネレーター」のタイトルと説明を加筆修正新しい項「パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 」と「方形波パターン・ジェネレーター (エンハンストPCS と標準PCS で共有されます) 」、および「擬似ランダムパターン・ジェネレーター」を追加副題を「PRBS Verifier」から「PRBS チェッカー」へ変更し、説明内容を加筆修正「PRP Verifier」の内容を加筆修正
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2015.05.11	以下の内容を変更しました。章を大幅に修正し、内容を更新以下の項を追加複数のリコンフィグレーション・プロファイル Embedded Reconfiguration Streamer アービトレーションループバック・モードのイネーブルとディスエーブル IP ガイド・リコンフィグレーション・フロー On-Die Instrumentation (ODI) Altera Debug Master Endpoint (ADME) ODI アクセラレーション・ロジック
アナログ・パラメーター設定	2015.05.11	以下の内容を変更しました。各パラメーター設定の構文に関する説明の誤記を修正 XCVR_A10_TX_SLEW_RATE_CTRL パラメーターを追加以下のパラメーターで使用可能な値を変更 XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_PRE_TAP_1T XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_1ST_POST_TAP XCVR_A10_TX_PRE_EMP_SWITCHING_CTRL_2ND_POST_TAP
PLL およびクロック・ネットワーク	2015.05.11	以下の内容を変更しました。 ATX PLL、CMU PLL およびfPLL コンフィグレーション・オプション、パラメーターと設定を更新 Arria 10 デバイスのトランスミッタPLL のデータレート範囲を修正 xN クロック・ネットワークのチャネルスパンを拡大 ATX PLL‐fPLL 間のカスケード接続の詳細を追加

表 329. 改訂履歴
章	ドキュメント・バージョン	変更内容
Arria 10 トランシーバーPHY の概要	2014.12.15	以下の内容を変更しました。 125 Mbps のデータレートがオーバーサンプリングで可能であるという内容を「Arria 10 トランシーバーPHY の概要」の項に追加表「GX トランシーバー・チャネルでサポートされるPCS タイプ」にある標準PCS およびエンハンストPCS のデータレート範囲を変更「GX トランシーバー・チャネル」の項の注を変更表「GT チャネル・コンフィグレーションでサポートされているPCS タイプとデータレート」にある標準PCS とエンハンストPCS のデータレート範囲を変更図「96 のトランシーバー・チャネルと4 つのPCIe ハードIP ブロックを備えるArria 10 GT デバイス」に説明を追加図「72 のトランシーバー・チャネルと4 つのPCIe ハードIP ブロックを備えるArria 10 GT デバイス」に説明を追加図「48 のトランシーバー・チャネルと2 つのPCIe ハードIP ブロックを備えるArria 10 GT デバイス」に説明を追加表「GT チャネル・コンフィグレーションでサポートされるPCS タイプとデータレート」の注を変更「GT チャネル・コンフィグレーションでサポートされるPCS タイプとデータレート」の表のGT チャネル標準PCS とPCIe Gen3 PCS タイプでサポートされるデータレートを変更「キャリブレーション」の項のArria 10 GX, GT, and SX Device Family Pin Connection Guidelines に関連リンクを追加
Arria 10 のトランシーバー・ネイティブPHY IP コアの使用	2014.12.15	以下の内容を変更しました。 `PMA ポート`の項の`tx_cal_busy` およびrx_cal_busy 信号の説明を更新異なるプロトコルに使用されるtx_control および`rx_control` ビット・エンコーディングの説明がより明瞭となるよう新しい`エンハンストPCS TX およびRX 制御ポート`の項を追加`エンハンストPCS ポート`の項から`tx_control` およびrx_control 信号のビット・エンコーディングを削除 `エンハンストPCS ポート`の項で説明している信号についてのクロックドメイン情報を更新 `標準PCS ポート`の項のrx_std_wa_patternalign 信号の説明を更新 General パラメーターとDatapath パラメーターとPMA パラメーターの項のパラメーターについての説明を更新 PMA ポートの項のポート説明を更新
Interlaken	2014.12.15	パラメーターの表に以下の変更を実行しました。表「TX PMA パラメーター」の「TX channel bonding mode」パラメーターに新たな値を追加表「TX PMA Parameters」の「PCS TX channel bonding master」および「Actual PCS TX channel bonding master」パラメーターに値を追加表「RX PMA Parameters」の「CTLE adaptation mode」パラメーターの値を修正表「Interlaken Disparity Generator and Checker パラメーター」に「Enable Interlaken TX random disparity bit」パラメーターを追加表「Gearbox パラメーター」の4 つのパラメーターの値を「OFF」に変更表「ダイナミック・リコンフィグレーション・パラメーター」から「Enable embedded debug」パラメーターを削除
ギガビット・イーサネット (GbE) およびIEEE1588v2 に準拠したGbE	2014.12.15	以下の内容を変更しました。図「GbE またはIEEE1588v2 に準拠したGbE 用にコンフィグレーションされたネイティブPHY IP の信号とポート」に説明を追加
10GBASE-R	2014.12.15	以下の内容を変更しました。図「10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のネイティブPHY IP コアの信号とポート」に説明を追加
1G/10 Gbps イーサネットPHY のIP コア	2014.12.15	以下の内容を変更しました。 0x494 と0x495 の説明を変更。「GMII PCS レジスター」の項に0x4a4 bit 4 を追加。
FEC オプションを備えた10GBASE-KR PHY IP	2014.12.15	以下の内容を変更しました。標準TX PCS、標準RX PCS、およびGbE PCS ブロックがアクティブとなるように「10GBASE-KR PHY IP コアのブロック図」を変更「10GBASE-KR の機能説明」の項に注を追加「一般オプション」の表に新しいパラメーターを追加表「オプション・パラメーター」にあるVPOSTRULE、VPRERULE、INITPOSTVAL、およびINITPREVAL のデフォルト値を変更表「10GBASE-KR PHY レジスターの定義」のレジスターアドレス0x4D0[7:4]のデフォルト値を変更レジスターアドレス0x4D0[17]のデフォルト値を変更レジスターアドレス0x4B2 の説明を変更レジスターアドレス0x4D5 と0x4D6 の説明を変更表「クロックおよびリセット信号」にある以下の信号についての説明を変更 `tx_pma_clkout` `rx_pma_clkout` `tx_pma_div_clkout` `rx_pma_div_clkout` 表「XGMII 信号」にある以下の信号についての説明を変更 `xgmii_tx_clk` `xgmii_rx_clk` 図「2 つのバックプレーン・イーサネット・チャネルおよび2 つのラインサイド (1G/10G) イーサネット・チャネルを備えるPHY 専用デザイン例」から1588 Soft FIFO ブロックを削除
1G/10 Gbps イーサネットPHY のIP コア	2014.12.15	以下の内容を変更しました。表「1G/10GbE レジスターの定義」にあるレジスターアドレス0x4D5 の説明を加筆修正「1G/10GbE PHY ブロック図」のLink Training ブロックからDaisy Chain とuP I/F の行を削除
XAUI PHY IP コア	2014.12.15	以下の内容を変更しました。「XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン」の項にPMA 幅の要件を追加図「XAUI コンフィグレーション向けのトランシーバー・クロックの駆動」の説明を加筆修正図「XAUI コンフィグレーションでのトランシーバー・クロックの駆動とチャネル配置のガイドライン」の説明を加筆修正図「位相FIFO がイネーブルされたXAUI コンフィグレーションでのトランシーバー・クロックの駆動」へ注を追加図「XAUI コンフィグレーションでのトランシーバー・クロックの駆動」を追加表「一般オプション」からデータレート・パラメーターを削除表「クロックおよびリセット信号」から`tx_digitalreset` 信号を削除表「PMA チャネル・コントローラーの信号」で使用可能な信号を変更 Enable phase compensation FIFO パラメーターを表「アドバンスト・オプション」に追加 `pll_cal_busy_i` 信号を図「XAUI のトップレベル信号—ソフトPCS とPMA」に追加 `xgmii_rx_inclk` ポートを図「XAUI のトップレベル信号—ソフトPCS とPMA」に追加表「クロックおよびリセット信号」の説明を加筆修正表「PMA チャネル・コントローラーの信号」から以下の信号を削除 `tx_bonding_clocks[5:0]` `pll_cal_busy_i` `pll_powerdown_o` `pll_locked_i` 表「XAUI PHY IP コアレジスター」で以下の点を変更 `cal_blk_powerdown` を削除 `pma_tx_pll_is_locked` を削除ワードアドレス0x082、0x083、0x086、0x087、0x088、0x089 を削除 `patterndetect[7:0]`を削除 `syncstatus [7:0]`の説明を加筆修正 `xgmii_rx_inclk` ポートを表「SDR RX XGMII インターフェイス」に追加 `pll_cal_busy_i` ポートを表「PMA チャネル・コントローラーの信号」に追加「XAUI PHY TimeQuest SDC 制約」の項を追加
PCI Express	2014.12.15	PIPE Gen3 32 ビットのPCS クロックレートの表をGen3 レートスイッチの項に追加図レートスイッチの変更を更新表Simplified Interface を無効にした際のビットマッピングを更新図PIPE コンフィグレーションでチャネルを配置する方法を更新表Arria 10 ネイティブPHY IP のPIPE Gen1、Gen2、Gen3 モードでのパラメーター：TX PMA を更新図PIPE 向けネイティブPHY IP の信号およびポートにあるクロックドメインを更新表PIPE モードのArria 10 トランシーバー・ネイティブPHY のポートを更新表PIPE コンフィグレーションのPCS マスター論理チャネルを更新 Gen1/Gen2 機能のPCIe リバース・パラレル・ループバックの入力信号名を更新図レートスイッチの変更を更新図Gen3 データ送信にあるGearbox Gen3 Transmission 信号を更新 PIPE デザイン例の項を更新 Gen3 Power State Management P1 to P0 Transition 信号を更新表PIPE コンフィグレーションでサポートされる機能を更新 Gen1/Gen2 機能の項を更新
CPRI	2014.12.15	「RX word aligner mode」のパラメーター値を更新 GUI 「Enable Interlaken TX random disparity bit」でInterlaken に新しいオプションを追加 PMA コンフィグレーションのルールをオプションの「SATA」から「SATA/SAS」へ変更 GUI オプションを「CTLE adaptation mode」から「DFE adaptation mode」へ変更
その他のプロトコル	2014.12.15	以下の内容を変更しました。エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」コンフィグレーションを使用する「TX Bit Slip」、「TX Polarity Inversion」、「RX Bit Slip」、および「RX Polarity Inversion」の新しい項を追加ベーシック/カスタム、およびベーシック/カスタムとレートマッチの標準PCS コンフィグレーションを使用する「PCS-PMA のインターフェイス幅が10 ビットの際のマニュアルモード」と「PCS-PMA のインターフェイス幅が16 ビットの際のマニュアルモード」の図中にある`tx_parallel_data` の初期値を変更表「General パラメーターとDatapath Options パラメーター」の「Data rate」パラメーターの初期値を1Gbps へ変更
トランシーバー・ネイティブPHY IP コアのシミュレーション	2014.12.15	以下の内容を変更しました。ゲートレベルのタイミング・シミュレーションは現在のところサポートされていないため、ユーザーによるシミュレーションが可能なネットリストのリスト内に記載されていた3 つ目の点を概要の項から削除「NativeLink をModelSim-Altera シミュレーションの設定のために使用する方法」に記載されていたModelSim DE シミュレーターの説明を削除
PLL およびクロック・ネットワーク	2014.12.15	以下の内容を変更しました。 Quartus II ソフトウェアのACDS 14.1 バージョンでPLL カスケード接続についての注を追加表「Arria 10 デバイスの送信PLL」のATX PLL がサポートする最小データレートを修正 ATX PLL およびCMU PLL IP コアのPLL output frequency 範囲を修正 ATX PLL IP コアのPLL Reference clock frequency 範囲を修正入力基準クロックソースの項のジッター性能についての注を追加 MCGB が例で使用されていることを表すために、ミックスデザインとマッチデザインの例の図を更新 PLL がサポートする最小のデータレートを1Gbps に変更
トランシーバー・チャネルのリセット	2014.12.15	以下の内容を変更しました。図「パワーアップ後のトランスミッタのリセットシーケンス」と「デバイスの動作中のトランスミッタ・リセットシーケンス」を更新図「トランシーバーPHY コントローラーIP コア・トップレベルの信号のリセット」の表示方法を改善表「トップレベル信号」にあるreset、tx_analogreset、およびrx_analogreset パラメーターを更新
Arria 10 トランシーバーPHY のアーキテクチャー	2014.12.15	以下の内容を変更しました。 Arria 10 PMA アーキテクチャー高速差動I/O と電源分配ネットワークをトランスミッタ・バッファー回路へ追加電源分配ネットワークが引き起こすシンボル間干渉の補償を追加リンクを備えたプログラマブル・プリエンファシスをプリエンファシスおよび出力スウィングの設定に変更 Arria 10 標準PCS アーキテクチャー標準PCS データレートを12.5Gbps から12Gbps へ変更 Arria 10 PCI Express Gen3 PCS アーキテクチャートランスミッタ・データパスのTX FIFO を更新標準PCS データレートを12.5Gbps から12Gbps へ変更 Arria 10 エンハンストPCS アーキテクチャー 64 ビット幅だけをサポートするためにPRBS7 Generator を追加 TX FIFO が位相補償モードで使用されている場合のtx_enh_data_valid 制御信号に関するルールを更新
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2014.12.15	以下の内容を変更しました。コンフィグレーション・フローにより一致するよう、章の内容を再編ダイナミック・リコンフィグレーションを使用するケースがより適切に説明できるよう、章の導入部分を更新 Arria 10 トランシーバーIP コアのリコンフィグレーション・インターフェイスとリコンフィグレーション・インターフェイスのトップレベルの信号に図を追加タイミング収束に関する推奨事項の項を追加 PMA Analog Feature Offsets の表でMax Vod Value を変更有効な最大プリエンファシス設定の表を更新ポートとパラメーターの項を更新「Shared」と「Not Shared」リコンフィグレーションとの間の違いをより適切に示すために説明を更新 Avalon クロックの周波数を100MHz に更新 Share Reconfiguration Interface が有効のリコンフィグレーション・インターフェイス・ポートとShare Reconfiguration Interface が無効のリコンフィグレーション・インターフェイス・ポートの表にある信号名を更新 Avalon-MM インターフェイスのアクセスを要求する手順を示すために、リコンフィグレーション・インターフェイスとのインタラクトの項に説明を追加リコンフィグレーション・インターフェイスに読み出し動作を実行するとリコンフィグレーション・インターフェイスに書き込み動作を実行するの項に記載された手順を更新コンフィグレーション・ファイルの使用の項に、いつコンフィグレーション・ファイルを使用すべきかについての詳細な説明を加筆トランスミッタPLL の切り替え、基準クロックの切り替え、およびPMA アナログ・パラメーターの変更の項の手順を更新
キャリブレーション	2014.12.15	初版
アナログ・パラメーター設定	2014.12.15	以下の内容を変更しました。 XCVR_A10_TX_COMPENSATION_EN の規則の項を修正 XCVR_A10_RX_ONE_STAGE_ENABLE パラメーター設定の表にある利用可能なオプションを変更「XCVR_A10_RX_ADP_CTLE_ACGAIN_4S」パラメーター設定を変更「XCVR_VCCR_VCCT_VOLTAGE」パラメーター設定を追加

表 330. 改訂履歴
章		変更内容
イーサネット	2014.10.08	FEC オプションを備えた10GBASE-KR PHY IP コアおよび1G/10 Gbps Ethernet PHY IP コアの表「Avalon-MM インターフェイス信号」にある`mgmt_clk` の周波数を変更
その他のプロトコル	2014.10.08	Quartus® II ソフトウェアが制約を不正にチェックするという誤記を削除
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2014.10.08	以下の内容を変更しました。編集上の若干の変更。ポートとパラメーターとネイティブPHY IP コア・エンベデッド・デバッグの項の誤植を修正チャネルのマージ要件の項にある「トランシーバー・チャネルをマージするにあたっての手順」の誤植を修正
Arria 10 トランシーバーPHY の概要	2014.08.15	以下の内容を変更しました。 GT チャネルの最大データレートを25.8 Gbps に変更 GT トランシーバー・チャネルがサポートする最小データレートを611 Mbps から1 Gbps に変更図「6 つのトランシーバー・チャネルと1 つのPCIe ハードIP ブロックを備えるArria 10 GX デバイス」にPCIe ハードIP ブロックについての説明を追加「Arria 10 GT デバイスのトランシーバーのレイアウト」の項の全ての図の説明を更新「Arria 10 GX およびGT デバイスのパッケージの詳細」の項の表1-3 と表1-4 でデバイスパッケージ名を変更図「48、36 あるいは24 のトランシーバー・チャネルと2 つのハードIP ブロックを備えるArria 10 SX デバイス」を更新図「6 つのトランシーバー・チャネルと1 つのハードIP ブロックを備えるArria 10 SX デバイス」にPCIe ハードIP ブロックについての説明を追加「Arria 10 SX デバイスのパッケージの詳細」の項の表1-5 でデバイスパッケージ名を変更注から「PCS ダイレクトは今後のリリースでサポート可能になります」の部分を削除
トランシーバー・デザインのIP ブロック	2014.08.15	変更はありません。
トランシーバー・デザインフロー	2014.08.15	以下の内容を変更しました。図「トランシーバー・デザインフロー」に「ピンプランナーとアサインメント・エディターを使用してピンを割り当てる」のブロックを追加 ACDS Arria 10 14.0 リリースにあたり、PHY IP コアの選択とインスタンス化、PHY IP コアの生成、PLL IP コアの選択、PLL IP コアの生成の項にIP インスタンス化の新しいフローを追加ピンプランナーとアサインメント・エディターを使用したピンの割り当ての項を追加
Arria 10 トランシーバーのプロトコルとPHY IP のサポート	2014.08.15	以下の内容を変更しました。「Arria 10 トランシーバーのプロトコルとPHY IP のサポート」の表を更新 SFIS と10G SDI を削除プロトコルプリセット、トランシーバー・コンフィグレーション・ルール、PCS のサポートの項目を更新
Arria 10 のトランシーバー・ネイティブPHY IP コアの使用	2014.08.15	以下の内容を変更しました。 MegaWizard Plug-In Manager をIP Catalog またはParameter Editor に変更図「トランシーバー・ネイティブPHY IP コアのポートと機能ブロック」にPCS ダイレクトブロックを追加図「トランシーバー・ネイティブPHY IP コアのパラメーター・エディター」をArria 10 14.0 リリースIP のGUI 画面に変更 General パラメーターとDatapath パラメーターの項を更新表「General とDatapath Options」の概要を更新表「Transceiver Configuration Rule パラメーター」の概要を更新 PMA パラメーターの項を更新表「TX PMA Bonding Options」、「TX PLL Options」、「RX PMA パラメーター」の概要を更新 CTLE adaptation mode の項目を追加し、DFE adaptation mode の項目を更新エンハンストPCS パラメーターの項新しい表「Enhanced PCS パラメーター」を追加表「Enhanced PCS TX FIFO パラメーター」、「Enhanced PCS RX FIFO パラメーター」、「Interlaken Frame Generator パラメーター」、「Interlaken Frame Synchronizer パラメーター」、「10GBASE-R BER Checker パラメーター」、「Scrambler and Descrambler パラメーター」、「Block Synchronizer パラメーター」、「Gearbox パラメーター」の概要を更新表「KR-FEC パラメーター」に項目を追加標準PCS パラメーター表「TX およびRX FIFO のパラメーター」、「Rate Match FIFO パラメーター」、「Word Aligner and Bitslip パラメーター」、「PCIe Ports」の概要を更新ダイナミック・リコンフィグレーション・パラメーターパラメーターの項目よりEnable Embedded JTAG Avalon-MM Master を削除し、Enable Altera Debug Master Endpoint パラメーターを追加、ならびに表の概要を更新「Embedded Debug」パラメーターの表を追加 IP コアファイルの保存位置の項の図「生成されるファイルのディレクトリー構造」を更新 DFE adaptation mode および CTLE adaptation mode の値を「one-time」から「triggered」に変更
Interlaken	2014.08.15	以下の内容を変更しました。図「Interlaken 用のネイティブPHY IP の信号とポート」のパラメーター名をtx_bonding_clock からtx_bonding_clock[5:0]に変更「Interlaken 向けネイティブPHY IP のパラメーター設定」の項の表を更新新しい表「10GBASE-R BER Checker パラメーター」、「KR-FEC パラメーター」を追加表「Configuration Profiles Parameters」を削除表「General パラメーターとDatapath パラメーター」、「TX PMA パラメーター」、「RX PMA パラメーター」、「Enhanced PCS パラメーター」、「Dynamic Reconfiguration パラメーター」に新しい項目を追加し、既存の項目を更新表「Interlaken Frame Generator パラメーター」、「Interlaken CRC-32 Generator and Checker パラメーター」の既存の項目を更新
イーサネット	2014.08.15	以下の内容を変更しました。 XAUI PHY IP コアの項の初版図「トランシーバー・チャネルのデータパスおよびGbE とIEEE 1588v2 に準拠したGbE への1250Mbps でのクロック駆動」のFPGA ファブリックとPCS との間のバス幅を変更し、注3 と4 を追加図「GbE のデコード」の説明で`rx_parallel_data`、`rx_patterndetect`、`rx_runningdisp` 向けに完全な16 進数の値を提供 GbE のレートマッチFIFO の項で注を変更し、合計が200 ppm にできる場合について説明図「GbE またはIEEE 1588v2 に準拠したGbE デザイン向け接続ガイドライン」に`pll_cal_busy` 回路および注を加え、信号を更新表「General とDatapath Options」からデバイスとスピードグレードの項目を削除表「RX PMA パラメーター」でPPM detector threshold の値を変更し、Decision feedback equaliztion の項目を削除図「IEEE802.3-2008 Open System Interconnection (OSI) としての10GBASE-R PHY」の10GBASE-R PHY グループ化を変更 10GBASE-R、IEEE 1588v2 に準拠する10GBASE-R、およびFEC 付き10GBASE-R バリアントの項で本文中に「10GBASE-R PHY IP は、アルテラの10 Gbps イーサネットMAC MegaCore ファンクションと互換しています。」という説明を追加図「IEEE 1588v2 に準拠する10GBASE-R 向けトランシーバー・チャネルのデータパスとクロック」を追加 10GBASE-R、IEEE 1588v2 に準拠した10GBASE-R、およびFEC 付き10GBASE-R のArria 10 トランシーバーへの実装方法の項でステップ1 と4 をGUI と一致させるために変更 10GBASE-KR PHY IP コアの項で目標とするBER を10^-12 に特定図「Top Level Modules of the 1G/10GbE PHY MegaCore Function」を削除表「10GBASE-KR PHY のパフォーマンスとリソース使用率」から10GBASE-KR PHY with 1588 バリアントを削除。これはサポートされていない図「10GBASE-KR PHY IP コアのブロック図」を交換オート・ネゴシエーション、IEEE 802.3 の73 項の項を追加リンク・トレーニング (LT) 、IEEE 802.3 の72 項の項を大幅に加筆修正図「TX Equalization for Link Partners」を削除図「TX Equalization in Daisy Chain Mode」を削除。デイジーチェーンはサポートされていない Auto Negotiation の項を削除図「リコンフィグレーション・ブロックの詳細」を交換表「General Options パラメーター」からInitial Datapath、Enable internal PCS reconfiguration logic、およびEnable IEEE 1588 Precision time Protocol パラメーターを削除表「General Options パラメーター」にReference clock frequency、Enable additional control and status pins、Include FEC sublayer、Set FEC_ability bit on power up and reset、およびSet FEC_Enable bit on power up and reset パラメーターを追加 10GBASE-R Parameters の項を削除 10M/100M/1Gb Ethernet Parameters の項を削除 Speed Detection Parameters の項を削除表「Auto Negotiation とLink Training の設定」を大幅に変更し、表「一般的なオプショナルのパラメーター」にAN_PAUSE Pause Ability、CAPABLE_FEC ENABLE_FEC (request) 、AN_TECH Technology Ability、AN_SELECTOR Selector Field、Width of the Training Wait Counter パラメーターを追加表「オプショナルのパラメーター」でパラメーター名、値、概要を全て更新図「10GBASE-KR Top-Level Signals」のパラメーター名、値、説明を大幅に変更表「クロック信号とリセット信号」で`rx_serial_clk_1g` および`tx_serial_clk_1g` 信号を削除し、全ての概要から「1G」の記述を削除データ・インターフェイスの項からGMII およびMII に関する記述を削除表「XGMII 信号」からGMII 信号とMII 信号を削除表「コントロールおよびステータス信号」の信号を更新 Daisy-Chain Interface Signals の項を削除 Embedded Processor Interface Signals の項を削除表「ダイナミック・リコンフィグレーション・インターフェイス信号」の信号を更新表「10GBASE-KR レジスターの定義」に新しいレジスターを追加し、既存のレジスターの概要を更新表「PCS レジスター」でレジスター0x482 を更新表「PMA レジスター」でいくつかのアドレスを削除または更新速度変換の概要の項を追加 10GBASE-KR, Backplane, FEC, GMII PCS Registers の項を削除 1588 Delay Requirement の項を削除 Channel Placement Guidelines の項を削除デザイン例の項から冒頭の文を削除図「1G/10GbE PHY MegaCore ファンクションのトップレベル・モジュール」から1588 FIFO ブロックを削除表「1GbE/10GbE PHY のパフォーマンスとリソース使用率」のALM 数、ALUT 数、レジスター数、M20K の値を全て更新図「リコンフィグレーション・ブロックの詳細」のブロックを更新図「標準と10G のPCS ならびにTX PLL のクロック」のブロックおよびクロックの接続を変更表「クロック信号とリセット信号」の信号名と概要を変更表「10GBASE-R パラメーター」でパラメーター名を10GbE Reference Clock frequency に変更し、1G Reference clock frequency パラメーターの項目を追加表「FEC Options」からSet FEC_ability bit on power up and reset およびSet FEC_enable bit on power up and reset パラメーターを削除図「1G/10GbE PHY トップレベルの信号」で使用可能な信号を更新表「10GBASE-KR レジスターの定義」に新しいレジスターを追加し、既存のレジスターの概要を更新表「10GBASE-KR、バックプレーン、FEC GMII PCS レジスター」にアドレス0x4A8 および0x4A9 を追加し、アドレス0x4A2 および0x4A3 の名前の項目を更新速度変更の概要の項を追加
PCI Express	2014.08.15	以下の内容を変更しました。新しい項目「Gen3 データレートでのPCIe (PIPE) 向けPHY IP コアのリンク・イコライゼーション」を追加 PIPE Gen1、Gen2、Gen3 モードでのTX PLL の接続方法の項で「MegaWizard Plugin Manager」を「Parameter Editor」または「IP Catalog」に変更 Arria 10 トランシーバーでのPCI Express の実装方法の項で「MegaWizard Plugin Manager」を「Parameter Editor」または「IP Catalog」に変更サポートされているPIPE 機能の項で「MegaWizard Plugin Manager」を「Parameter Editor」または「IP Catalog」に変更
CPRI	2014.08.15	表「TX PLL でサポートされるデータレート」の各項目に新しい値を追加
その他のプロトコル	2014.08.15	以下の内容を変更しました。 MegaWizard をIP Catalog またはParameter Editor に変更「エンハンストPCS の「Basic (Enhanced PCS) 」および「Basic with KR FEC」のコンフィグレーションを使用する」の項図「ベーシック (エンハンストPCS) のコンフィグレーション向けトランシーバー・チャネルのデータパスとクロック」を更新し、注3 を追加表「General パラメーターとDatapath パラメーター」、「TX PMA パラメーター」、「RX PMA パラメーター」、「Enhanced PCS パラメーター」を更新表「Equalization」を追加「ベーシック・エンハンストPCS で低レイテンシーを有効にする方法」の項を追加「ベーシック/カスタム、およびベーシック/カスタムとレートマッチの標準PCS コンフィグレーションを使用する」の項図「PCS-PMA のインターフェイス幅が8 ビットの際のマニュアルモード」、「PCS-PMA のインターフェイス幅が10 ビットの際のマニュアルモード」、「PCS-PMA のインターフェイス幅が16 ビットの際のマニュアルモード」の値を更新「8B/10B エンコーダーおよびデコーダー」と「8B/10B TX ディスパリティー・コントロール」の項を追加図「ベーシック/カスタム・デザインの接続ガイドライン」を更新表「General パラメーターとDatapath Options パラメーター」、「TX PMA パラメーター」、「RX PMA パラメーター」、「Standard PCS パラメーター」を更新「17.4 Gbps を超えるデータレートでArria 10 GT チャネルを使用するデザインに関する考慮事項」の項 GT チャネルの最大データレートを25.4 Gbps に更新 PCS ダイレクトモードに関する情報を追加図「GT クロックラインを有効にしたATX PLL IP」を更新 Arria 10 トランシーバーにベーシックあるいはレートマッチを使用するベーシックのトランシーバー・コンフィグレーション・ルールを実装する方法の項を更新
トランシーバー・ネイティブPHY IP コアのシミュレーション	2014.08.15	以下の内容を変更しました。「NativeLink をModelSim シミュレーションの設定のために使用する方法」の項を更新表「サードパーティーRTL シミュレーション向けにNativeLink が生成するスクリプト」を更新
PLL およびクロック・ネットワーク	2014.08.15	以下の内容を変更しました。 GT チャネルの最大データレートを25.8 Gbps に更新 CDR PLL のみを有するチャネル0、1、3、5 を示すために図「Arria 10 PLL およびクロック・ネットワーク」を変更チャネルPLL のチャネル1 とチャネル4 はCMU PLL またはCDR として使用できることを示すために図「x1 クロックライン」を変更 ATX PLL の項、fPLL の項、ならびにCMU PLL の項で、デバイス・パワーアップ時の入力基準クロック周波数の安定性について説明するための更新 ATX PLL のIP コアのインスタンス化の項、fPLL IP コアのインスタンス化の項、CMU PLL IP コアのインスタンス化の項で、新しいIP インスタンス化のフローについての更新入力基準クロックとしてのグローバルクロックやコアクロックを示すために図「ATX PLL のブロック図」と「fPLL のブロック図」を更新 Arria 10 14.0 リリースでの変更に伴いATX PLL IP の項を更新フラクショナル・モードのサポートを追加表「ATX PLL—ダイナミック・リコンフィグレーション」にembedded debug の項目を追加 Arria 10 14.0 リリースでの変更に伴いfPLL IP の項を更新表「fPLL -Clock Switch over Parameter and Settings」を削除 fPLL のパラメーターおよび設定の表を更新表「fPLL—ダイナミック・リコンフィグレーション・パラメーターと設定」にembedded debug の項目を追加 Number of auxiliary MCGB clock input ports from fPLL IP の項目を削除入力基準クロックソースとしてグローバルクロックまたはコアクロックを追加入力基準クロックとしてグローバルクロックまたはコアクロックの項を新しく追加図「入力基準クロックソース」を更新専用の基準クロックピンの項の図「専用の基準クロックピン」を更新専用のrefclk ピンが基準クロック・ネットワークをドライブできることを示すための接続を追加誤った接続を図から削除 xN クロックラインの項で最大チャネルスパンの制限について更新し、QPI における例外について追加 FPGA ファブリック - トランシーバー間インターフェイスのクロッキングの項に新しい図を追加チャネル・ボンディングの項を新しく追加し、PMA ボンディング、PMA およびPCS ボンディングについての詳細を説明の項を新しく追加し、PMA ボンディング、PMA およびPCS ボンディングについての詳細を説明 Arria 10 トランシーバーが、fPLL からfPLL へ、fPLL からATX PLL へ、fPLL からCMU PLL へのカスケード接続をサポートしていることを示すために章を更新 PLL およびクロック・ネットワークの項を更新 MegaWizard をIP Catalog またはParameter Editor に変更 Arria 10 14.0 リリースによる変更に伴い、PLL IP およびネイティブPHY IP で可能なコンフィグレーションについて更新表「xN Clock Network Data Rate Restrictions」を削除 Arria 10 トランシーバーが、fPLL からfPLL へ、fPLL からATX PLL へ、fPLL からCMU PLL へのカスケード接続をサポートしていることを示すために章を更新
トランシーバー・チャネルのリセット	2014.08.15	以下の内容を変更しました。図「パワーアップ後のトランスミッタのリセットシーケンス」と「パワーアップ後のレシーバー・リセットシーケンス」を更新「デバイスの動作中レシーバーのリセット」の手順および関連する図を更新「CDR がマニュアル・ロックモードの場合のトランシーバーのためのリセットシーケンスのタイミング図」を更新
Arria 10 トランシーバーPHY のアーキテクチャー	2014.08.15	以下の内容を変更しました。 Arria 10 PMA アーキテクチャー第2 ポストタップ、第2 プリタップのプリエンファシス信号を追加 DFE およびCTLE モードの動作と使用モデルを更新 CTLE をイネーブルするおよびDFE をイネーブルするの項に新しい部分を追加レシーバーバッファーの項でGT チャネルの最大データレートを25.8 Gbps に更新 CDR とDFE を含めるためのAdaptive Parametric Tuning Engine の追加と修正により図「レシーバーバッファー」を更新「可変ゲインアンプ (VGA) 」の項を更新して異なるゲイン設定に対するVGA 周波数の応答を追加 Arria 10 エンハンストPCS のアーキテクチャー MegaWizard をParameter Editor に変更 Arria 10 Standard PCS のアーキテクチャー 8B/10B デコーダーによりサポートされない機能を削除 TX FIFO のデータパスを含めるためにTX FIFO の説明を加筆修正極性反転のイネーブル方法を含めるために極性反転機能の説明を更新擬似ランダム・バイナリー・シーケンス (PRBS) ・ジェネレーターの説明でサポートされるPCS-PMA インターフェイス幅を更新表5-8「各ワードアライナー・モードにおけるワードアライナーのパターン長」でPCS-PMA インターフェイス幅が8 での、ビットスリップ・モードの、サポートされるワードアライナー・パターン長の値を変更 RX FIFO のデータパスを含めるためにRX FIFO の説明を加筆修正 PCS-PMA インターフェイス幅が8 でビットスリップ・モードのRX ワードアライナー・パターン長を変更 Arria 10 PCI Express Gen3 PCS のアーキテクチャー「TX FIFO (Standard PCS およびEnhanced PCS と共有) 」で低レイテンシー・モードのレイテンシーのサイクルを訂正
リコンフィグレーション・インターフェイスとダイナミック・リコンフィグレーション	2014.08.15	以下の内容を変更しました。 MegaWizard をIP Catalog またはParameter Editor に変更表「Avalon インターフェイスのパラメーター」を更新 Altera Debug Master Endpoint についての説明を追加 Embedded Debug の項目を追加表「PMA アナログ機能のオフセット」で誤植の訂正と値の更新 PMA アナログ・パラメーターの変更の項に表「有効な最大プリエンファシス設定」を新しく追加表「PRBS チェッカーオフセット」でリコンフィグレーション・アドレス0xB のビット[7:4]の説明を更新サポートされない機能の項の更新、および、いくつかのサポートされない機能を削除項のタイトルをTransceiver and PLL Address Map からArria 10 トランシーバー・レジスターマップに変更、レジスターマップの範囲の説明を改善エンベデッド・デバッグ機能のための項を追加
アナログ・パラメーター設定	2014.08.15	初版

日付	バージョン	変更内容
2013年12月	2013.12.02	初版