Intel® Stratix® 10 高速LVDS I/O ユーザーガイド

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ID 683792
日付 2/26/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド 5. Intel® FPGA IP参照資料 6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ 7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 x
1.1. インテル® Stratix 10® LVDS チャネルのサポート 1.2. インテル® Stratix 10® デバイスの GPIO バンク、SERDES、および DPA の位置
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 x
2.1. インテル® Stratix 10® デバイスの LVDS SERDES I/O 規格のサポート 2.2. LVDS トランスミッターのプログラマブル I/O 機能 2.3. SERDES 回路 2.4. インテル® Stratix 10® デバイスの差動トランスミッター 2.5. インテル® Stratix 10® デバイスの差動レシーバー
2.2. LVDS トランスミッターのプログラマブル I/O 機能 x
2.2.1. プログラマブル・プリエンファシス 2.2.2. プログラマブル差動出力電圧
2.4. インテル® Stratix 10® デバイスの差動トランスミッター x
2.4.1. インテル® Stratix 10® デバイスのトランスミッター・ブロック 2.4.2. DDR および SDR 動作のためのシリアライザーのバイパス
2.5. インテル® Stratix 10® デバイスの差動レシーバー x
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック 2.5.2. インテル® Stratix 10® デバイスのレシーバーモード
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック x
2.5.1.1. DPA ブロック 2.5.1.2. シンクロナイザー 2.5.1.3. データ・リアラインメント・ブロック ( ビットスリップ ) 2.5.1.4. デシリアライザー
2.5.2. インテル® Stratix 10® デバイスのレシーバーモード x
2.5.2.1. 非 DPA モード 2.5.2.2. DPA モード 2.5.2.3. ソフト CDR モード
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 x
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング 3.2. ソース・シンクロナスのタイミンバジェット 3.3. ガイドライン： LVDS SERDES IPコアのインスタンス化 3.4. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア 3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング x
3.1.1. 差動トランスミッターのクロッキング 3.1.2. 差動レシーバーのクロッキング 3.1.3. ガイドライン : LVDS リファレンス・クロックソース 3.1.4. ガイドライン : LVDS での整数 PLL モードの PLL の使用 3.1.5. ガイドライン : LVDS SERDES のみをクロックするために使用する PLL からの高速クロック 3.1.6. ガイドライン : 差動チャネルのピン配置 3.1.7. 外部PLLモードでのLVDSのインターフェイス
3.1.7. 外部PLLモードでのLVDSのインターフェイス x
3.1.7.1. LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 3.1.7.2. 外部 PLL モードのIOPLLパラメーター値 3.1.7.3. IOPLL IPコアと外部PLLモードのLVDS SERDES IPコア間の関係
3.2. ソース・シンクロナスのタイミンバジェット x
3.2.1. 差動データ方向 3.2.2. 差動 I/O のビット位置 3.2.3. トランスミッターのチャネル間スキュー 3.2.4. 非 DPA モードのレシーバー・スキュー・マージン
3.2.2. 差動 I/O のビット位置 x
3.2.2.1. 差動ビットの命名規則
3.2.4. 非 DPA モードのレシーバー・スキュー・マージン x
3.2.4.1. RSKM の式 3.2.4.2. RSKM 計算の例
3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー x
3.5.1. 二重機能の使用 3.5.2. 外部 PLL の使用
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド x
4.1. LVDS SERDES Intel® FPGA IP 4.2. LVDS SERDES IPコアの初期化とリセット 4.3. LVDS SERDES IP コアのタイミング 4.4. LVDS SERDES IPコアのデザイン例 4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー
4.1. LVDS SERDES Intel® FPGA IP x
4.1.1. LVDS SERDES IPコアの特長 4.1.2. LVDS SERDES IPコアの機能モード 4.1.3. LVDS SERDES IPコアの機能の説明
4.1.3. LVDS SERDES IPコアの機能の説明 x
4.1.3.1. シリアライザー 4.1.3.2. DPA FIFO 4.1.3.3. ビットスリップ 4.1.3.4. デシリアライザー 4.1.3.5. ダイナミック・フェーズ・アライメント
4.2. LVDS SERDES IPコアの初期化とリセット x
4.2.1. 非DPAモードでのLVDS SERDES IPコアの初期化 4.2.2. DPAモードでのLVDS SERDES IPコアの初期化 4.2.3. DPAのリセット 4.2.4. ワード境界のアライメント
4.2.4. ワード境界のアライメント x
4.2.4.1. ワード境界のアライメントの実行
4.3. LVDS SERDES IP コアのタイミング x
4.3.1. I/O タイミング解析 4.3.2. FPGAのタイミング解析 4.3.3. 外部 PLL モードのタイミング解析 4.3.4. 内部FPGAパスのタイミング・クロージャーに関するガイドライン 4.3.5. ガイドライン : クロック・フェーズ・アライメントブロックを使用したタイミング・クロージャーの改善
4.3.1. I/O タイミング解析 x
4.3.1.1. RSKMレポートの取得 4.3.1.2. TCCSレポートの取得
4.4. LVDS SERDES IPコアのデザイン例 x
4.4.1. LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 4.4.2. LVDS SERDES IPコアのシミュレーション・デザイン例 4.4.3. LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 4.4.4. LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー x
4.5.1. ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
5. Intel® FPGA IP参照資料 x
5.1. LVDS SERDES IPコアのパラメーター設定 5.2. LVDS SERDES IPコアの信号 5.3. LVDS SERDES Intel® FPGA IPと Stratix® V SERDESの比較
5.1. LVDS SERDES IPコアのパラメーター設定 x
5.1.1. LVDS SERDES IPコアの一般設定 5.1.2. LVDS SERDES IPコアのPLLの設定 5.1.3. LVDS SERDES IP コアのレシーバ設定 5.1.4. LVDS SERDES IPコアのトランスミッターの設定 5.1.5. LVDS SERDES IPコアのクロックリソースの概要
5.1.3. LVDS SERDES IP コアのレシーバ設定 x
5.1.3.1. レシーバーの入力クロックのパラメーター設定
5.1.4. LVDS SERDES IPコアのトランスミッターの設定 x
5.1.4.1. トランスミッターの出力クロックのパラメーター設定 tx_outに対してエッジ・アライメントされるtx_outclock tx_outに対して中央でアライメントされるtx_outclock
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド
5. Intel® FPGA IP参照資料
6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴

5.1.4.1. トランスミッターの出力クロックのパラメーター設定

次のパラメーターを使用し、tx_outデータに対するtx_outclockの関係を指定することができます。

  • Desired tx_outclock phase shift (degrees)
  • Tx_outclock division factor

パラメーターは、シリアル・データ・レートで動作するfast_clockに基づき、tx_outclockの位相と周波数を設定します。tx_outデータに対するtx_outclockの必要な位相シフトは、fast_clockの45°のインクリメントで指定することができます。tx_outclockの周波数は、ドロップダウン・リストから選択可能な分周係数を使用して設定することができます。

tx_outに対してエッジ・アライメントされるtx_outclock

tx_outのシリアルデータのMSBにtx_outclockの立ち上がりエッジをアライメントするには、0°の位相シフトを指定します。

図 43. 0°でエッジ・アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


tx_outに対して中央でアライメントされるtx_outclock

tx_outclockとtx_outのシリアルデータのMSBにおける中央アライメントの関係を指定するには、180°の位相シフトを指定します。

図 44. 180°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


  • 0°から 315°の位相シフトの値により、tx_outclockの立ち上がりエッジをtx_outデータのMSB内に配置します。
  • 360°から始まる位相シフトの値では、tx_outclockの立ち上がりエッジはMSBの後のシリアルビットに配置されます。例えば、540°の位相シフトの場合、立ち上がりエッジはMSBの後のビットの中央に配置されます。
図 45. 540°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


Tx_outclock division factorのドロップダウン・リストを使用し、tx_outclockの周波数を設定します。

図 46. 180°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数2を使用)次の図は、x8のシリアライゼーション係数で180°の位相シフトとtx_outclockの分周係数2を使用する場合を示しています (DDRクロックとデータの関係)。


関連情報
レベル 2 の表題