Intel® Stratix® 10 高速LVDS I/O ユーザーガイド

ID 683792
日付 2/26/2019
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ドキュメント目次

4.2.4. ワード境界のアライメント

ワード境界のアライメントは、データストリームの制御文字の有無にかかわらず実行することができます。ワード・アライメントに利用できるトレーニング・パターンまたは制御文字がシリアル・ビット・ストリームにない場合は、非DPAモードを使用することをインテルでは推奨しています。

制御文字を使用するアライメント

データストリームに制御文字を追加することにより、ロジックで既知のパターンを検索し、ワード境界をアライメントすることができます。各チャネルで受信データを比較し、制御文字を受信するまで必要に応じてrx_bitslip_ctrl信号をパルスさせることができます。

注: インテルでは、ビットスリップのロールオーバー・カウントをデシリアライゼーション係数以上に設定することを推奨しています。この設定により、必要に応じて、ワード全体を網羅するのに十分な深さがビットスリップ回路で得られます。

制御文字なしでのアライメント

データストリームに制御文字がない場合は、リファレンス・クロックとデータ間に決定論的な関係が必要です。決定論的な関係がある場合は、タイミング・シミュレーションや実験での測定を使用し、ワード境界を予測することができます。決定論的な関係は、非DPAモードでのみ使用することができます。

デバイスのパワーアップ時、またはPLLのリセット時に、SERDESのデフォルトのワード位置で決定論的な関係を保証する唯一の方法は、データレートをデシリアライゼーション係数で割った値に等しいリファレンス・クロックを使用することです。これは、PLLはリファレンス・クロックの立ち上がりエッジにロックするため、重要です。受信するシリアルワードごとにリファレンス・クロックの立ち上がりエッジが1つある場合、デシリアライザーは常に同じ位置から開始します。

例えば、データレートが800Mbpsで、デシリアライゼーション係数が8の場合、PLLには100MHzのリファレンス・クロックが必要です。

タイミング・シミュレーションまたはラボでの測定を使用して、受信するパラレルワードを監視し、ワード境界の設定に必要なrx_bitslip_ctrlのパルス数を決定します。ユーザーモードに入った後、またはPLLをリセットした後はいつでも、簡単なステートマシンを作成し、必要なパルス数を適用することができます。

注: DPAまたはソフトCDRモードを使用している場合は、ワード境界は決定論的ではありません。DPAの最初のトレーニングでは、着信シリアルデータに対して位相を前後に移動させることができます。したがって、DPAが最初にロックする場合、シリアルビットには±1ビットの変動がある可能性があります。