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3.1.7. 外部PLLモードでのLVDSのインターフェイス
LVDS SERDES IPコアのパラメーター・エディターは、Use External PLLオプションでLVDSインターフェイスを実装するオプションを提供します。このオプションを有効にすると、PLLの設定を制御することができます。例えば、動的にPLLをリコンフィグレーションすることで、さまざまなデータレート、ダイナミック・フェーズ・シフト、およびその他の設定をサポートします。
LVDS SERDES IPコアのトランスミッターおよびレシーバーでUse External PLLオプションを有効にする場合は、IOPLL Intel® FPGA IPからの次の信号が必要です。
- LVDS SERDES IPコアのトランスミッターおよびレシーバーのSERDESへのシリアルクロック (高速クロック) 入力
- LVDS SERDES IPコアのトランスミッターおよびレシーバーのSERDESへのロードイネーブル
- トランスミッターのFPGAファブリック・ロジックへのクロックの提供に使用されるパラレルクロック (コアクロック) とレシーバーに使用されるパラレルクロック
- LVDS SERDES IPコアのレシーバーの非同期PLLリセットポート
- DPAおよびソフトCDRモードのLVDS SERDES IPコアのレシーバーに向けたPLL VCO信号
LVDS SERDES IPコアのパラメーター・エディターのClock Resource Summaryタブでは、上記リストの信号の詳細が提供されます。
IOPLL IPコアをインスタンス化することで、さまざまなクロックとロードイネーブル信号を生成します。IOPLL IPコアのパラメーター・エディターで、次の設定をコンフィグレーションする必要があります。
- SettingsタブのLVDS External PLLオプション
- PLLタブのOutput Clocksオプション
- PLLタブのCompensation Modeオプション
LVDSの機能モード | IOPLL IPコアの設定 |
---|---|
TX、RX DPA、RX Soft-CDR | ダイレクトモード |
RX non-DPA | LVDS補正モード |
注: 外部PLLを複数のI/Oバンクに広がる幅の広いトランスミッター・インターフェイスに使用している場合は、外部PLLからの2番目のクロックペア ([1] でインデックス付けされている) のみが有効です。