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3.1.7.3. IOPLL IPコアと外部PLLモードのLVDS SERDES IPコア間の関係
図 21. 外部PLLモードのIOPLL IPコア非DPAまたはDPA LVDSレシーバーとのインターフェイス
図 22. 外部 PLL モードでのIOPLL IP コアを使用したソフト CDR LVDS レシーバー・インターフェイス
図 23. 外部 PLL モードでのIOPLL IP コアを使用した LVDS トランスミッター・インターフェイスI/O PLL のlvds_clk[1]ポートとloaden[1]ポートを LVDS トランスミッターのext_fclkポートとext_loadenポートに接続します。
ext_coreclockポートは、外部PLLモードのLVDSレシーバーで自動的にイネーブルされます。このポートが前の図に示されている通りに接続されていない場合、 インテル® Quartus® Prime コンパイラーがエラー・メッセージを出力します。