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4.3.2. FPGAのタイミング解析
LVDS SERDES IPコアを生成する際に、IPコアはSERDESハードウェア・クロックの設定とコアクロックをIPコアのタイミング解析に向けて生成します。
クロック | クロック名 |
---|---|
コアクロック | <pll_instance_name>_*_outclk[*] |
LVDS高速クロック | <pll_instance_name>_*_lvds_clk[*] |
クロック | クロック名 |
---|---|
コアクロック | <lvds_instance_name>_core_ck_name_<channel_num> |
DPA高速クロック | <lvds_instance_name>_dpa_ck_name_<channel_num> |
適切なタイミング解析を実現するため、マルチサイクル制約の代わりに、IPコアはrx_outのクロックの設定を次の形式で作成します。
- 立ち上がりエッジのデータの場合 — <lvds_instance_name>_core_data_out_<channel_num>_<bit>
- 立ち下がりエッジのデータの場合 — <lvds_instance_name>_core_data_out_<channel_num>_<bit>_neg
これらの適切なクロック設定により、タイミング・アナライザーでは、LVDS SERDESとコア間のインターフェイスの転送およびコア内の転送のタイミングを正しく解析することができます。