| 2019.02.26 |
18.1 |
外部PLLモードのLVDSインターフェイスのガイドラインを更新。
- 非DPAモードとDPAモードの数値を組み合わせました。
- 図でマークされているのは、CPAモードでのみ使用可能なポートです。
- IPリセット信号のソースを更新しました。
- IOPLL IPからIPのext_pll_lockedポートへのlocked信号の接続を更新しました。
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| 2019.01.14 |
18.1 |
「0」のプログラム可能なVOD値はLVDS I/O規格では使用できないというステートメントを削除。 |
| 2018.11.12 |
18.1 |
- 差動トランスミッターの専用回路と機能をリストした表を更新して、シリアライザーの幅が3ビットから10ビットであることを明快。
- LVDS基準クロックソースに関するガイドラインを更新し、他のI/Oバンクからの基準クロック入力のサポートを追加。
- ソフトCDRモードのLVDSレシーバーを示すext_loaden信号を削除。
- ソフトCDRモードのLVDSレシーバーでは、IOPLL loaden信号をLVDSレシーバーのext_loaden信号に接続する必要がないことを指定。
- 外部PLLオプションがオンのときにCPAブロックを使用する制限を削除。
- 明快さを改善するために、外部PLLモードのタイミング解析に関するトピックを更新しました。
- シミュレーション・デザインの例に関するトピックを更新して、合成できないシミュレーション・ドライバーに関するメモを追加。
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| 2018.08.06 |
18.0 |
- すべてのLVDS SERDES IP使用モードが3〜10のSERDES係数をサポートすることを明快。
- DPA機能が有効になっているI/Oバンク内の未使用ピンは、Guideline: Pin Placement for Differential Channelsセクションのバンクで使用されるVCCIO電圧レベルと同じVCCIO電圧レベルを持つシングルエンドまたは差動I/O規格に割り当てることができることを明確にしました。
- インテル® Stratix® 10 LVDS Channels Support LVDSチャンネルサポートトピックのLVDSチャンネルカウントテーブルを削除し、 インテル® Stratix® 10ピン配置ファイルへのリンクを追加。
- CPAブロックを含めるためにIPコア機能のリストを更新。
- 外部PLLモードでLVDSインターフェイスを使用するすべての例で、outclk2をoutclk4に更新。
- CPAブロックをオンにしてIPコアを使用することに関する情報を含めるために、外部PLLモードのIOPLLとLVDS SERDES IPコア信号の表と例を更新。
- LVDS SERDES IPコアのインスタンシエーション・ガイドラインを更新し、外部PLLを使用することにより、任意の機能モードでI/Oバンクごとに複数のLVDS SERDES IPコアインスタンスを使用できることを指定しました。
- デシリアライザーに関するトピックの誤字脱字を修正（tx_inclockをrx_inclockに変更）。
- 外部PLLを使用して同じI/OバンクでLVDSトランスミッターとレシーバーを使用することに関するガイドライン・トピックの図の説明を更新し、図に必要な接続を示していることを明確にしました。
- 機能の説明のセクションにCPAブロックに関するトピックを追加。 情報をCPA機能ガイドライントピックからこの新しいトピックに移動。
- CPA機能を使用して情報を新しいCPAトピックに移動することに関するガイドライントピックを更新。 新しいトピックへのリンクを追加。
- 合成可能なデザインの例のトピックを更新して、明瞭さを改善し、二重モードを追加。
- レシーバーとトランスミッターを組み合わせたデザイン例のトピックを修正し、外部PLLを作成するように指定。 トランスミッターとレシーバーを組み合わせたデザイン例は、二重機能をサポートしていない。
- 動的位相シフト設計例のトピックを更新して、デザイン例が二重機能をサポートしないことを指定。
- LVDS SERDES IPコアの一般設定のリファレンストピックを更新し、Duplex Featureモードのチャネル数を明確にし、CPA機能パラメーター名を更新。
- 次のIPコアの名前を更新。
- Intel FPGA LVDS SERDES to LVDS SERDES Intel FPGA IP
- Intel FPGA IOPLL to IOPLL Intel FPGA IP
- Intel FPGA GPIO to GPIO Intel FPGA IP
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