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2.5.2.3. ソフト CDR モード
インテル® Stratix 10® の LVDS チャネルは、GbE および SGMII プロトコルをサポートするためにソフト CDR モードを提供します。レシーバー PLL は、リファレンスにローカル・クロック・ソースを使用します。
図 15. ソフト CDR モードのレシーバーデータパスこの図は、ソフト CDR モードのデータパスを示しています。
ソフト CDR モードでは、シンクロナイザー・ブロックは非アクティブです。DPA 回路は最適な DPA クロック位相を選択し、データをサンプリングします。このクロックはビットスリップ動作とデシリアライゼーションに使用されます。また、DPA ブロックは、選択された DPA クロック (rx_divfwdclk と呼ばれるデシリアライゼーション・ファクターで分周されている ) をデシリアライズされたデータとともに FPGA ファブリックに転送します。このクロック信号は、周辺モジュールクロック (PCLK) ネットワーク上に出力されます。
ソフト CDR モードを使用する場合、DPA がトレーニングされた後にrx_resetポートをアサートしないでください。DPA は PLL から継続的に新しい位相タップを選択し、リファレンス・クロックと着信データ間の PPM (Parts Per Million) 差をトラックします。
すべての LVDS チャネルはソフト CDR モードで使用することができ、 インテル® Stratix 10® デバイスファミリーの PCLK ネットワークを使用して FPGA ファブリックを駆動することができます。ソフト CDR モードでは、アップストリーム・トランスミッターとローカルレシーバーの入力リファレンス・クロック間の PPM 差をトラックするために DPA が継続的に位相を変更するため、rx_dpa_locked信号は無効です。ただし、rx_dpa_locked信号を使用して、DPA がデータをキャプチャーするにあたって最適な位相タップを選択したことを示す初期 DPA ロック状態を判断することができます。rx_dpa_locked信号は、ソフト CDR モードで動作中にディアサートすることが予測されます。また、I/O PLL で生成されるパラレルクロックのrx_outclockも FPGA ファブリックに転送されます。
注: ソフト CDR モードでは、LVDS インスタンスのすべてのレシーバーチャネルを 1 つの I/O バンクに配置する必要があります。各 I/O バンクは最大 12 個の PCLK リソースを有しているため、各 LVDS インスタンスは最大 12 個のソフト CDR チャネルをサポートすることができます。