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2.3. SERDES 回路
インテル® Stratix 10® デバイスの各 LVDS I/O チャネルは、高速 LVDS インターフェイスをサポートするビルトイン・シリアライザー / デシリアライザー (SERDES) 回路を有します。 また、RapidIO®、XSBI、シリアル・ペリフェラル・インターフェイス (SPI)、非同期プロトコルなどのソース・シンクロナス通信プロトコルをサポートするために、SERDES をコンフィグレーションすることができます。
図 5. SERDES次の図は、トランスミッターとレシーバーのデータパスのインターフェイス信号を備えた LVDS SERDES 回路のトランスミッターとレシーバーのブロック図を示しています。この図は、トランスミッターとレシーバーの間の共有 PLL を示しています。トランスミッターとレシーバーが同じ PLL を共有しない場合、2 つの I/O PLL が必要です。SDR ( シングル・データ・レート ) モードと DDR ( ダブル・データ・レート ) モードでは、データ幅はそれぞれ 1 ビットと 2 ビットです。
LVDS SERDES Intel® FPGA IPトランスミッターおよびレシーバーには、I/O PLLからのさまざまなクロックおよびロード・イネーブル信号が必要です。 インテル® Quartus® PrimeソフトウェアはPLL設定を自動的にコンフィグレーションします。また、このソフトウェアは、入力リファレンス・クロックと選択されたデータ・レートに基づいてさまざまなクロックおよびロード・イネーブル信号を生成する役割も担っています。
注: インテル® Stratix 10® デバイスでサポートされる最大データレートについての詳細は、デバイスの概要を参照してください。