インテルのみ表示可能 — GUID: sam1403482391636
Ixiasoft
2.5.1.3. データ・リアラインメント・ブロック ( ビットスリップ )
リンクによって追加されるスキューと共に送信されるデータのスキューは、受信シリアル・データストリームでチャネル間スキューが生じます。DPA がイネーブルされると、受信データは各チャネル上の異なるクロック位相でキャプチャーされます。この相違によって、チャネル間で受信データのミスアライメントが生じることがあります。このチャネル間スキューを補正し、各チャネルで正しい受信ワード境界を確立するために、各レシーバーチャネルは、ビット・レイテンシーをシリアルストリームに挿入することによってデータを再びアライメントする、専用データ・リアライメント回路を備えています。
オプションのrx_bitslip_ctrlポートは、内部ロジックから個別に制御される各レシーバーのビット挿入を制御します。データはrx_bitslip_ctrlの立ち上がりエッジで 1 ビットをスリップします。rx_bitslip_ctrl信号の要件には次の項目が含まれます。
- 最小パルス幅は、ロジックアレイのパラレルクロックでの 1 周期である。
- パルス間の最小 Low 時間は、パラレルクロックでの 1 周期である。
- 信号はエッジトリガー信号である。
- 有効なデータは、rx_bitslip_ctrlの立ち上がりエッジから 4 パラレル・クロックサイクル後に使用できる。
図 10. データ・リアライメントのタイミング次の図に、デシリアライゼーション・ファクターを4に設定した状態での、1 ビット・スリップ・パルスの後のレシーバー出力 (rx_out) を示します。
データ・リアライメント回路は、デシリアライゼーション・ファクターに設定されるビットスリップのロールオーバー値があります。オプションのステータスポートのrx_bitslip_maxは、プリセット・ロールオーバー・ポイントに達することを示すために、各チャネルから FPGA ファブリックに使用可能です。
図 11. レシーバー・データ・リアラインメント・ロールオーバー次の図は、ロールオーバーが発生する前の 4 ビット時間のプリセット値を表しています。ロールオーバーが発生したことを示すために、rx_cda_max信号は 1rx_outclockサイクルの間パルスします。