Intel® Stratix® 10 高速LVDS I/O ユーザーガイド

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ID 683792
日付 2/26/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド 5. Intel® FPGA IP参照資料 6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ 7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 x
1.1. インテル® Stratix 10® LVDS チャネルのサポート 1.2. インテル® Stratix 10® デバイスの GPIO バンク、SERDES、および DPA の位置
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 x
2.1. インテル® Stratix 10® デバイスの LVDS SERDES I/O 規格のサポート 2.2. LVDS トランスミッターのプログラマブル I/O 機能 2.3. SERDES 回路 2.4. インテル® Stratix 10® デバイスの差動トランスミッター 2.5. インテル® Stratix 10® デバイスの差動レシーバー
2.2. LVDS トランスミッターのプログラマブル I/O 機能 x
2.2.1. プログラマブル・プリエンファシス 2.2.2. プログラマブル差動出力電圧
2.4. インテル® Stratix 10® デバイスの差動トランスミッター x
2.4.1. インテル® Stratix 10® デバイスのトランスミッター・ブロック 2.4.2. DDR および SDR 動作のためのシリアライザーのバイパス
2.5. インテル® Stratix 10® デバイスの差動レシーバー x
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック 2.5.2. インテル® Stratix 10® デバイスのレシーバーモード
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック x
2.5.1.1. DPA ブロック 2.5.1.2. シンクロナイザー 2.5.1.3. データ・リアラインメント・ブロック ( ビットスリップ ) 2.5.1.4. デシリアライザー
2.5.2. インテル® Stratix 10® デバイスのレシーバーモード x
2.5.2.1. 非 DPA モード 2.5.2.2. DPA モード 2.5.2.3. ソフト CDR モード
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 x
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング 3.2. ソース・シンクロナスのタイミンバジェット 3.3. ガイドライン： LVDS SERDES IPコアのインスタンス化 3.4. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア 3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング x
3.1.1. 差動トランスミッターのクロッキング 3.1.2. 差動レシーバーのクロッキング 3.1.3. ガイドライン : LVDS リファレンス・クロックソース 3.1.4. ガイドライン : LVDS での整数 PLL モードの PLL の使用 3.1.5. ガイドライン : LVDS SERDES のみをクロックするために使用する PLL からの高速クロック 3.1.6. ガイドライン : 差動チャネルのピン配置 3.1.7. 外部PLLモードでのLVDSのインターフェイス
3.1.7. 外部PLLモードでのLVDSのインターフェイス x
3.1.7.1. LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 3.1.7.2. 外部 PLL モードのIOPLLパラメーター値 3.1.7.3. IOPLL IPコアと外部PLLモードのLVDS SERDES IPコア間の関係
3.2. ソース・シンクロナスのタイミンバジェット x
3.2.1. 差動データ方向 3.2.2. 差動 I/O のビット位置 3.2.3. トランスミッターのチャネル間スキュー 3.2.4. 非 DPA モードのレシーバー・スキュー・マージン
3.2.2. 差動 I/O のビット位置 x
3.2.2.1. 差動ビットの命名規則
3.2.4. 非 DPA モードのレシーバー・スキュー・マージン x
3.2.4.1. RSKM の式 3.2.4.2. RSKM 計算の例
3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー x
3.5.1. 二重機能の使用 3.5.2. 外部 PLL の使用
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド x
4.1. LVDS SERDES Intel® FPGA IP 4.2. LVDS SERDES IPコアの初期化とリセット 4.3. LVDS SERDES IP コアのタイミング 4.4. LVDS SERDES IPコアのデザイン例 4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー
4.1. LVDS SERDES Intel® FPGA IP x
4.1.1. LVDS SERDES IPコアの特長 4.1.2. LVDS SERDES IPコアの機能モード 4.1.3. LVDS SERDES IPコアの機能の説明
4.1.3. LVDS SERDES IPコアの機能の説明 x
4.1.3.1. シリアライザー 4.1.3.2. DPA FIFO 4.1.3.3. ビットスリップ 4.1.3.4. デシリアライザー 4.1.3.5. ダイナミック・フェーズ・アライメント
4.2. LVDS SERDES IPコアの初期化とリセット x
4.2.1. 非DPAモードでのLVDS SERDES IPコアの初期化 4.2.2. DPAモードでのLVDS SERDES IPコアの初期化 4.2.3. DPAのリセット 4.2.4. ワード境界のアライメント
4.2.4. ワード境界のアライメント x
4.2.4.1. ワード境界のアライメントの実行
4.3. LVDS SERDES IP コアのタイミング x
4.3.1. I/O タイミング解析 4.3.2. FPGAのタイミング解析 4.3.3. 外部 PLL モードのタイミング解析 4.3.4. 内部FPGAパスのタイミング・クロージャーに関するガイドライン 4.3.5. ガイドライン : クロック・フェーズ・アライメントブロックを使用したタイミング・クロージャーの改善
4.3.1. I/O タイミング解析 x
4.3.1.1. RSKMレポートの取得 4.3.1.2. TCCSレポートの取得
4.4. LVDS SERDES IPコアのデザイン例 x
4.4.1. LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 4.4.2. LVDS SERDES IPコアのシミュレーション・デザイン例 4.4.3. LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 4.4.4. LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー x
4.5.1. ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
5. Intel® FPGA IP参照資料 x
5.1. LVDS SERDES IPコアのパラメーター設定 5.2. LVDS SERDES IPコアの信号 5.3. LVDS SERDES Intel® FPGA IPと Stratix® V SERDESの比較
5.1. LVDS SERDES IPコアのパラメーター設定 x
5.1.1. LVDS SERDES IPコアの一般設定 5.1.2. LVDS SERDES IPコアのPLLの設定 5.1.3. LVDS SERDES IP コアのレシーバ設定 5.1.4. LVDS SERDES IPコアのトランスミッターの設定 5.1.5. LVDS SERDES IPコアのクロックリソースの概要
5.1.3. LVDS SERDES IP コアのレシーバ設定 x
5.1.3.1. レシーバーの入力クロックのパラメーター設定
5.1.4. LVDS SERDES IPコアのトランスミッターの設定 x
5.1.4.1. トランスミッターの出力クロックのパラメーター設定
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド
5. Intel® FPGA IP参照資料
6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴

5.2. LVDS SERDES IPコアの信号

表 30.   LVDS SERDES IPコアのTXおよびRXで共通の信号
信号名 幅 方向 タイプ 説明
inclock 1 入力 クロック PLLのリファレンス・クロック
pll_areset 1 入力 リセット LVDS SERDES IPコアのすべてのブロックとPLLに対するアクティブHighの非同期リセット
pll_locked 1 出力 コントロール 内部PLLがロックするとアサートします
表 31.   LVDS SERDES IP コアのRX信号次の表では、NはLVDSインターフェイスの幅とシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 方向 タイプ 説明
rx_in N 入力 データ LVDSシリアル入力データ
rx_bitslip_reset N 入力 リセット クロックとデータのアライメント回路 (ビットスリップ) に対する非同期アクティブHighリセット
rx_bitslip_ctrl N 入力 コントロール
  • ビットスリップ回路の正のエッジでトリガーされるインクリメント
  • アサートごとに、1ビットのレイテンシーを受信ビットストリームに追加します。
rx_dpa_hold N 入力 コントロール
  • 非同期アクティブHigh信号で、ターゲットチャネルでDPA回路が新しいクロック位相に切り替わるのを防ぎます。
    • Highに保持 — 選択されているチャネルで現在の位相設定を維持します
    • Lowに保持 — 選択されているチャネルのDPAブロックは、着信データストリームの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します
  • DPA-FIFOモードでのみ適用可能
rx_dpa_reset N 入力 リセット
  • DPAブロックに対する非同期アクティブHighリセット
  • 最小パルス幅は1パラレルクロック周期
  • DPA-FIFOモードとソフトCDRモードでのみ適用可能
rx_fifo_reset N 入力 リセット
  • FIFOブロックに対する非同期アクティブHighリセット
  • 最小パルス幅は1パラレルクロック周期
  • DPA-FIFOモードでのみ適用可能
rx_out N*J 出力 データ レシーバーのパラレルデータ出力
  • DPA-FIFOモードと非DPAモード — rx_coreclockに同期します
  • ソフトCDRモード — 各チャネルには、rx_divfwdclkに同期するパラレルデータがあります
rx_bitslip_max N 出力 コントロール
  • ビットスリップのロールオーバー信号
  • rx_bitslip_ctrlの次のアサートでシリアルビットのレイテンシーを0にリセットする際にHighになります。
rx_coreclock 1 出力 クロック
  • PLLによって提供されるRXインターフェイスのコアクロック
  • 外部PLLを使用する場合は利用できません
rx_divfwdclk N 出力 クロック

理想的なDPA位相をもつチャネルごとの分周クロック

  • 特定のチャネルの回復済み低速クロック
  • ソフトCDRモードでのみ適用可能

各チャネルの理想的なサンプリング位相は異なる場合があるため、rx_divfwdclk信号は相互にエッジ・アライメントではないことがあります。各rx_divfwdclkでは、同じチャネルからのデータでコアロジックを駆動する必要があります。

rx_dpa_locked N 出力 コントロール

DPAブロックが理想的な位相を選択するとアサートされます。

  • LVDS SERDES IPコアによって駆動されます
  • 特定のチャネルで信号が理想的な位相に整定されるとアサートされます
  • 次のいずれかの条件でデアサートします。
    • DPAが位相を1つ動かした場合
    • DPAが同じ方向に位相を2つ動かした場合
  • DPA-FIFOモードとソフトCDRモードでのみ適用可能

rx_dpa_holdのアサート後は、rx_dpa_locked信号のトグルはすべて無視します。

表 32.   LVDS SERDES IPコアのTX信号次の表では、NはLVDSインターフェイスの幅とシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 方向 タイプ 説明
tx_in N*J 入力 データ コアからのパラレルデータ
tx_out N 出力 データ LVDSシリアル出力データ
tx_outclock 1 出力 クロック
  • 外部リファレンス・クロック (TXデータパスを介してオフチップで送信されます)
  • tx_outとソースシンクロナス
tx_coreclock 1 出力 クロック

シリアライザーに供給するコアロジックを駆動します

  • クロック・フェーズ・アライメント・ブロックがオフになっている場合、この信号はext_coreclock入力のフィードスルーです
  • クロック・フェーズ・アライメント・ブロックがオンなっている場合、この信号はloadenによって生成されるフェーズ・アライメントされたコアクロック信号です。
表 33.   LVDS SERDES IPコアの外部PLL信号外部PLLモードに必要なPLLクロックの周波数、デューティー・サイクル、および位相シフトの設定については、IPのパラメーター・エディターのClock Resource Summaryタブを参照してください。
信号名 幅 方向 タイプ 説明
ext_fclk 1 入力 クロック

LVDS高速クロック

  • シリアルデータ転送に使用されます
  • すべてのモードで必要です

このポートをIOPLL Intel® FPGA IPからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_loaden 1 入力 クロック

LVDSロードイネーブル

  • パラレルロードに使用されます
  • RXソフトCDRモードでは必要ありません

このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_coreclock 1 入力 クロック
  • シリアライザーに供給するコアロジック (TX)、またはデシリアライザーから受信するコアロジック (RX) を駆動します。
  • RXコアレジスターはrx_divfwdclkでクロックが提供されますが、この信号はRXソフトCDRモードで存在します。
ext_vcoph[7:0] 8 入力 クロック
  • 最適な位相選択に向け、DPA回路にVCOクロックを提供します。
  • RX DPA-FIFOおよびRXソフトCDRモードで必要です。
  • Use the CPA block for improved periphery-core timingをオンにしている場合に、サポートされているすべてのモードで必要です。

このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_pll_locked 1 入力 データ

PLLロック信号

  • RX DPA-FIFOおよびRXソフトCDRモードで必要です。
  • Use the CPA block for improved periphery-core timingをオンにしている場合に、サポートされているすべてのモードで必要です。
ext_tx_outclock_fclk 1 入力 クロック

高速クロックの位相シフトバージョン

180°の倍数ではないTX outclockの位相シフトに必要です。
ext_tx_outclock_ loaden 1 入力 クロック

load_enableの位相シフトバージョン

180°の倍数ではないTX outclockの位相シフトに必要です。
関連情報
レベル 2 の表題