Intel® Stratix® 10 高速LVDS I/O ユーザーガイド

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ID 683792
日付 2/26/2019
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ドキュメント目次
ドキュメント目次 x
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド 5. Intel® FPGA IP参照資料 6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ 7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要 x
1.1. インテル® Stratix 10® LVDS チャネルのサポート 1.2. インテル® Stratix 10® デバイスの GPIO バンク、SERDES、および DPA の位置
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能 x
2.1. インテル® Stratix 10® デバイスの LVDS SERDES I/O 規格のサポート 2.2. LVDS トランスミッターのプログラマブル I/O 機能 2.3. SERDES 回路 2.4. インテル® Stratix 10® デバイスの差動トランスミッター 2.5. インテル® Stratix 10® デバイスの差動レシーバー
2.2. LVDS トランスミッターのプログラマブル I/O 機能 x
2.2.1. プログラマブル・プリエンファシス 2.2.2. プログラマブル差動出力電圧
2.4. インテル® Stratix 10® デバイスの差動トランスミッター x
2.4.1. インテル® Stratix 10® デバイスのトランスミッター・ブロック 2.4.2. DDR および SDR 動作のためのシリアライザーのバイパス
2.5. インテル® Stratix 10® デバイスの差動レシーバー x
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック 2.5.2. インテル® Stratix 10® デバイスのレシーバーモード
2.5.1. インテル® Stratix 10® デバイスのレシーバーブロック x
2.5.1.1. DPA ブロック 2.5.1.2. シンクロナイザー 2.5.1.3. データ・リアラインメント・ブロック ( ビットスリップ ) 2.5.1.4. デシリアライザー
2.5.2. インテル® Stratix 10® デバイスのレシーバーモード x
2.5.2.1. 非 DPA モード 2.5.2.2. DPA モード 2.5.2.3. ソフト CDR モード
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項 x
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング 3.2. ソース・シンクロナスのタイミンバジェット 3.3. ガイドライン： LVDS SERDES IPコアのインスタンス化 3.4. ガイドライン : ソフト CDR モードの LVDS SERDES ピンペア 3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー
3.1. インテル® Stratix 10® デバイスの PLL とクロッキング x
3.1.1. 差動トランスミッターのクロッキング 3.1.2. 差動レシーバーのクロッキング 3.1.3. ガイドライン : LVDS リファレンス・クロックソース 3.1.4. ガイドライン : LVDS での整数 PLL モードの PLL の使用 3.1.5. ガイドライン : LVDS SERDES のみをクロックするために使用する PLL からの高速クロック 3.1.6. ガイドライン : 差動チャネルのピン配置 3.1.7. 外部PLLモードでのLVDSのインターフェイス
3.1.7. 外部PLLモードでのLVDSのインターフェイス x
3.1.7.1. LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 3.1.7.2. 外部 PLL モードのIOPLLパラメーター値 3.1.7.3. IOPLL IPコアと外部PLLモードのLVDS SERDES IPコア間の関係
3.2. ソース・シンクロナスのタイミンバジェット x
3.2.1. 差動データ方向 3.2.2. 差動 I/O のビット位置 3.2.3. トランスミッターのチャネル間スキュー 3.2.4. 非 DPA モードのレシーバー・スキュー・マージン
3.2.2. 差動 I/O のビット位置 x
3.2.2.1. 差動ビットの命名規則
3.2.4. 非 DPA モードのレシーバー・スキュー・マージン x
3.2.4.1. RSKM の式 3.2.4.2. RSKM 計算の例
3.5. ガイドライン : 同じ I/O バンクにおける LVDS トランスミッターおよびレシーバー x
3.5.1. 二重機能の使用 3.5.2. 外部 PLL の使用
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド x
4.1. LVDS SERDES Intel® FPGA IP 4.2. LVDS SERDES IPコアの初期化とリセット 4.3. LVDS SERDES IP コアのタイミング 4.4. LVDS SERDES IPコアのデザイン例 4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー
4.1. LVDS SERDES Intel® FPGA IP x
4.1.1. LVDS SERDES IPコアの特長 4.1.2. LVDS SERDES IPコアの機能モード 4.1.3. LVDS SERDES IPコアの機能の説明
4.1.3. LVDS SERDES IPコアの機能の説明 x
4.1.3.1. シリアライザー 4.1.3.2. DPA FIFO 4.1.3.3. ビットスリップ 4.1.3.4. デシリアライザー 4.1.3.5. ダイナミック・フェーズ・アライメント
4.2. LVDS SERDES IPコアの初期化とリセット x
4.2.1. 非DPAモードでのLVDS SERDES IPコアの初期化 4.2.2. DPAモードでのLVDS SERDES IPコアの初期化 4.2.3. DPAのリセット 4.2.4. ワード境界のアライメント
4.2.4. ワード境界のアライメント x
4.2.4.1. ワード境界のアライメントの実行
4.3. LVDS SERDES IP コアのタイミング x
4.3.1. I/O タイミング解析 4.3.2. FPGAのタイミング解析 4.3.3. 外部 PLL モードのタイミング解析 4.3.4. 内部FPGAパスのタイミング・クロージャーに関するガイドライン 4.3.5. ガイドライン : クロック・フェーズ・アライメントブロックを使用したタイミング・クロージャーの改善
4.3.1. I/O タイミング解析 x
4.3.1.1. RSKMレポートの取得 4.3.1.2. TCCSレポートの取得
4.4. LVDS SERDES IPコアのデザイン例 x
4.4.1. LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 4.4.2. LVDS SERDES IPコアのシミュレーション・デザイン例 4.4.3. LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 4.4.4. LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
4.5. Arria® V、 Cyclone® V、および Stratix® V デバイスの IP マイグレーション・フロー x
4.5.1. ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
5. Intel® FPGA IP参照資料 x
5.1. LVDS SERDES IPコアのパラメーター設定 5.2. LVDS SERDES IPコアの信号 5.3. LVDS SERDES Intel® FPGA IPと Stratix® V SERDESの比較
5.1. LVDS SERDES IPコアのパラメーター設定 x
5.1.1. LVDS SERDES IPコアの一般設定 5.1.2. LVDS SERDES IPコアのPLLの設定 5.1.3. LVDS SERDES IP コアのレシーバ設定 5.1.4. LVDS SERDES IPコアのトランスミッターの設定 5.1.5. LVDS SERDES IPコアのクロックリソースの概要
5.1.3. LVDS SERDES IP コアのレシーバ設定 x
5.1.3.1. レシーバーの入力クロックのパラメーター設定
5.1.4. LVDS SERDES IPコアのトランスミッターの設定 x
5.1.4.1. トランスミッターの出力クロックのパラメーター設定
1. インテル® Stratix 10® デバイスの高速 LVDS I/O の概要
2. インテル® Stratix 10® デバイスの高速 LVDS I/O のアーキテクチャーと機能
3. Stratix 10 デバイスの高速 LVDS I/O デザインの考慮事項
4. インテル® Stratix 10® デバイスの高速 LVDS I/O の実装ガイド
5. Intel® FPGA IP参照資料
6. MAX 10 高速LVDS I/Oユーザー・ガイドのアーカイブ
7. Intel Stratix 10 高速LVDS I/Oユーザーガイドの改訂履歴

3.1.7.2. 外部 PLL モードのIOPLLパラメーター値

次の例は、IOPLL IP コアを使用してLVDS SERDESの出力クロックを生成するにあたってのクロッキング要件を示しています。なお、例では、クロックとデータはデバイスのピンでエッジ・アライメントされるという仮定で位相シフトを設定しています。

注: 他のクロックおよびデータの位相関係については、インテルは、外部 PLL モードオプションを使用せずに、最初にLVDS SERDES インターフェイスをインスタンス化することを推奨します。 インテル® Quartus® Prime ソフトウェアの IP コアをコンパイルし、各クロック出力の周波数、位相シフト、およびデューティー・サイクルの設定に留意します。これらの設定をIOPLL IP コア Parameter Editorに入力し、該当の出力をLVDS SERDES IP コアに接続します。
表 11.  例: IOPLL IPを使用した出力クロックの生成 (非DPAモードのレシーバー) この表は、非DPAモードを使用している場合に、IOPLL IPを使用して、3つの出力クロックを生成するためにIOPLL IPのパラメーター・エディターで設定できるパラメーターの値をリストしています。
パラメーター

outclk0

( LVDS SERDESトランスミッターまたはレシーバーのext_fclkポートにlvds_clk[0]として接続する )

outclk1

(loaden[0] としてLVDS SERDES IPトランスミッターまたはレシーバーの ext_loaden[0] ポートに接続)

outclk4 2

(トランスミッターとレシーバーの両方にパラレル・データ・レジスター用のコアクロックとして使用され、LVDS SERDES IPコアの ext_coreclock ポートに接続)

Frequency

データレート

データレート / シリアライゼーション係数

データレート / シリアライゼーション係数
Phase shift

180°

[( デシリアライゼーション係数 – 1 ) / デシリアライゼーション係数 ] x 360°

 0°
Duty cycle

50%

100 / シリアライゼーション係数

50%

RSKM の式を使用する位相シフトの計算では、入力クロックとシリアルデータはエッジ・アライメントされていると仮定します。180° の位相シフトをサンプリング・クロック (outclk0) に導入すると、次の図に示されるように、入力データは outclk0 に対して確実に中央に揃えられます。

図 20. 外部 PLL インターフェイス信号の位相関係


表 12.  例: IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)次の表は、DPA およびソフト CDR モードを使用している場合、IOPLL IP コアを使用して、4 つの出力クロックを生成するためのIOPLL Parameter Editorで設定できるパラメーターの値を示しています。DPA およびソフト CDR モードを使用している場合、IOPLLのlocked出力ポートを反転し、LVDS SERDES IP コアのpll_aresetポートに接続する必要があります。
パラメーター

outclk0

( LVDS SERDESトランスミッターまたはレシーバーのext_fclkポートにlvds_clk[0]として接続する )

outclk1

(loaden[0] としてLVDS SERDES IPトランスミッターまたはレシーバーの ext_loaden[0] ポートに接続)

ソフトCDRのレシーバーでは不要。

outclk42

(トランスミッターとレシーバーの両方にパラレル・データ・レジスター用のコアクロックとして使用され、LVDS SERDES IPコアの ext_coreclock ポートに接続)

VCO周波数

(phout[7:0] としてLVDS SERDES IPの ext_vcoph[7:0] ポートに接続)

Frequency

データレート

 データレート / シリアライゼーション係数 データレート / シリアライゼーション係数

データレート
位相シフト

180°

[ ( デシリアライゼーション係数 – 1 ) / デシリアライゼーション係数 ] x 360°

 0°

—
デューティ・サイクル

50%

 100 / シリアライゼーション係数

50%

—
表 13.  例: レシーバーチャネルと共用される複数のバンクにまたがるトランスミッター向けの共用IOPLL IPを使用した出力クロックの生成 (DPAまたはソフトCDRモードのレシーバー)次の表は、IOPLL IP コアを使用して、6 つの出力クロックを生成するためのIOPLL Parameter Editorで設定できるパラメーターの値を示しています。DPA およびソフトCDR モードでレシーバーチャネルと共有する複数のバンクにまたがるトランスミッｆター・チャネルを使用する場合は、これらの設定を使用します。DPA およびソフトCDR モードを使用している場合、IOPLLのlocked出力ポートを反転し、LVDS SERDESIP コアのpll_aresetポートに接続する必要があります。
パラメーター

outclk0

(LVDS SERDESレシーバーのext_fclk ポートにlvds_clk[0]として接続する )

outclk1

(loaden[0] としてLVDS SERDES IPレシーバーの ext_loaden[0] ポートに接続)

ソフトCDRのレシーバーでは不要。

outclk42

(トランスミッターとレシーバーの両方にパラレル・データ・レジスター用のコアクロックとして使用され、LVDS SERDES IPコアの ext_coreclock ポートに接続)

VCO 周波数

(phout[7:0] としてLVDS SERDES IPの ext_vcoph[7:0] ポートに接続)

outclk2

(LVDS SERDESトランスミッターのext_fclkポートにlvds_clk[1]として接続する )

outclk3

(loaden[1] としてLVDS SERDES IPトランスミッターの ext_loaden[1] ポートに接続)

周波数

データレート

 データレート / シリアライゼーション係数 データレート / シリアライゼーション係数

データレート
位相シフト

180°

 [( デシリアライゼーション係数 – 1) / デシリアライゼーション係数 ] x 360° 0°

—
デューティ・サイクル

50%

 100 / シリアライゼーション係数

50%

—
関連情報
2 Use the CPA block for improved periphery-core timingをオンにする場合は必要ありません。
レベル 2 の表題