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2.4.1. インテル® Stratix 10® デバイスのトランスミッター・ブロック
専用回路は、真の差動バッファー、シリアライザー、およびトランスミッターとレシーバー間で共有可能な I/O PLL で構成されています。シリアライザーは、FPGA ファブリックから最大 10 ビット幅のパラレルデータを受け取ってそれをロードレジスター内にクロックし、データを差動バッファーに送信する前に I/O PLL によってクロックされたシフトレジスターを使用してシリアライズ化します。パラレルデータの MSB が最初に送信されます。
注: LVDS SERDES チャネルを駆動する整数 PLL モードで動作する必要があります。シリアライザーをバイパスしても、PLL は必要ありません。
図 6. LVDS トランスミッター次の図は、トランスミッターのブロック図を表しています。SDR および DDR モードでは、データ幅はそれぞれ 1 ビットおよび 2 ビットです。