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2.5. インテル® Stratix 10® デバイスの差動レシーバー
レシーバーは、トランスミッターとレシーバーで共有できる差動バッファーと I/O PLL、DPA ブロック、シンクロナイザー、データ・リアライメント・ブロック、およびデシリアライザーを有します。差動バッファーは LVDS、mini-LVDS、および RSDS 信号レベルを受信することができます。また、レシーバーピンの I/O 規格は、 インテル® Quartus® Prime開発ソフトウェアの Assignment Editor で LVDS、mini-LVDS、または RSDS にスタティックに設定することができます。
注: LVDS SERDES チャネルを駆動する整数 PLL モードで動作する必要があります。シリアライザーをバイパスしても、PLL は必要ありません。
専用回路 / 機能 | 概要 |
---|---|
差動 I/O バッファー | LVDS、mini-LVDS、および RSDS をサポート |
SERDES | 最大 10 ビット幅のシリアライザー |
PLL ( フェーズ・ロック・ループ ) | データ・シンクロナイザーのためにクロックの異なる位相を生成 |
データ・リアラインメント ( ビットスリップ ) | ビット・レイテンシーをシリアルデータに挿入 |
DPA | シリアルデータの位相に最も近い位相を選択 |
シンクロナイザー (FIFO バッファー ) | データとレシーバーの入力リファレンス・クロック間における位相差を補償 |
スキュー調整 | マニュアル |
オンチップ終端 (OCT) | LVDS I/O 規格で100 Ω |