インテルのみ表示可能 — GUID: sam1403482511865
Ixiasoft
3.1.7.1. LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス
IOPLL IP コアより | LVDS SERDES IPコアトランスミッターまたはレシーバーへ | |
---|---|---|
CPAなし | CPA付き | |
lvds_clk[0](シリアルクロック出力信号)
シリアル・クロック出力(outclk0)は、LVDS SERDES IPコアのトランスミッターおよびレシーバー上でext_fclkのみ駆動することができます。なお、このクロックはコアロジックを駆動することはできません。 |
ext_fclk(トランスミッターまたはレシーバーへのシリアル・クロック入力) |
ext_fclk(トランスミッターまたはレシーバーへのシリアル・クロック入力) |
loaden [0] (ロードイネーブル出力)
|
ext_loaden(トランスミッターまたはレシーバーへのロード・イネーブル) この信号は、ソフトCDRモードのLVDSレシーバーには必要ありません。 |
ext_loaden(トランスミッターまたはレシーバーへのロード・イネーブル) この信号は、ソフトCDRモードのLVDSレシーバには必要ありません。 |
outclk4 (パラレルクロック出力) Use the CPA block for improved periphery-core timingをオンにした場合、このクロックは不要です。 |
ext_coreclock (パラレル・コア・クロック) |
— |
locked |
— | ext_pll_locked |
reset |
pll_areset(非同期PLLリセット・ポート) |
pll_areset(非同期PLLリセット・ポート) |
phout[7:0]
|
ext_vcoph[7:0] この信号は、DPA またはソフト CDR モードの LVDS レシーバーでのみ必要です。 |
ext_vcoph[7:0] この信号はすべてのトランスミッターまたはレシーバーモードに必要です。 |