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5.3. LVDS SERDES Intel® FPGA IPと Stratix® V SERDESの比較
LVDS SERDES IPコアは Stratix® V SERDESと同様の機能を持っています。主な違いは、LVDS I/Oバンクのクロック・ネットワークと、どこにでもあるRXおよびTXリソースです。
機能 | インテル® Stratix 10® デバイス | Stratix® V デバイス |
---|---|---|
動作周波数範囲 | 150 MHz ~ 1.6 GHz | |
シリアライゼーション / デシリアライゼーション係数 | 3 ~ 10 | |
通常の DPA モードと非 DPA モード | サポート可 | |
ソフト CDR 用クロック転送 | サポート可 | |
RX リソース | I/O ペアごと (CDR では 2 つの I/O ペアごと ) |
HSSI トランシーバーのないすべての側で 2 つの I/O ペアごと |
TX リソース | I/O ペアごと | HSSI トランシーバーのないすべての側で 2 つの I/O ペアごと |
PLL リソース | TX チャネルは、中央のバンクの IOPLL によって駆動される隣接する 3 つのバンクにまたがります。 RX チャネルは同じバンク内の IOPLL によって駆動されます。 |
1 つのエッジに配置された RX チャネルと TX チャネルは、コーナーまたはセンター PLL で駆動できます。 |
DPA クロック位相の数 | 8 | |
I/O 規格 | 真の LVDS | 真の LVDS、擬似差動出力 |