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4.2. LVDS SERDES IPコアの初期化とリセット
デバイスの初期化時は、PLLがリファレンス・クロックにロックしている間はリファレンス・クロックを安定している状態にし、PLL出力クロックの位相シフトが損なわれるのを防ぐ必要があります。PLL出力クロックの位相シフトが正しくない場合は、高速LVDSと低速パラレルドメイン間のデータ転送が失敗し、データが破損する可能性があります。
IPコアをDPAモードまたは非DPAモードで初期化後、ビットスリップ制御信号を使用し、ワード境界のアライメントを実行することができます。