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3.1.5. ガイドライン : LVDS SERDES のみをクロックするために使用する PLL からの高速クロック
PLL から生成される高速クロックは、LVDS SERDES 回路をクロックすることのみを目的とします。コアロジックをドライブできる周波数は PLL FOUT仕様で制限されるため、その他のロジックをドライブするために高速クロックを使用しないでください。
FOUT仕様について詳しくは、デバイス・データシートを参照してください。