1.1. IPコアでサポートされる機能

H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよびインテル® Agilex™ デバイス用

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ID 683430

日付 12/08/2020

バージョン 20.3

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1.1. IPコアでサポートされる機能

IPコアのデザインは、IEEEウェブサイト (www.ieee.org) で入手可能なIEEE 802.3-2015 High Speed Ethernet Standard に準拠しています。MACでは、カットスルー・フレーム処理を提供し、レイテンシーを最適化し、フル・ワイヤー・ライン・スピードをサポートします。これには、64バイトのフレーム長と、バックツーバックまたは混合長のトラフィックが使われ、ドロップパケットはありません。H-tile Ethernet Hard IPコアのバリエーションはすべて、全二重モードで、次の機能があります。

表 4. H-tile Ethernet Hardの機能
機能	説明
PCS	ハードIPロジックにより、インテル® Stratix® 10 およびインテル® Agilex™ FPGA 25.78125Gbps シリアル・トランシーバーにシームレスにインターフェイス接続します。
	CAUI-4外部インターフェイス。4つのハード・シリアル・トランシーバー・レーンで構成されています。25.78125Gbpsで動作します。
	データ・ストライピングおよびアライメント・マーカーを使用した64B/66Bエンコーディングに基づいてCAUI-4リンクをサポートし、複数のレーンからのデータを整列させます。
	IEEE Standard 802.3-2015 Clause 73 で定義されているオート・ネゴシエーション (AN) をサポートします。
	IEEE Standard 802.3-2015 Clauses 92と93 で定義されているリンク・トレーニング (LT) をサポートします。
	RX Skew Variation許容値は、IEEE 802.3-2015 High Speed Ethernet Standard Clause 80.5の要件を上回っています。
光伝送ネットワーク (OTN)	オプションの100GE固定ビットレート (CBR)。TXおよびRX PCS66ビットのエンコーディングおよびスクランブリングはディスエーブルです。注: H-tile Ethernet Hard IPでは、OTN機能の暫定サポートを提供しています。詳細は、最寄りのインテル販売代理店にお問い合わせいただくか、次のリンクからインテルプレミアサポート (IPS) ケースを提出してください。https://www.intel.com/content/www/us/en/programmable/my-intel/mal-home.html
Flexible Ethernet (FlexE)	オプションの100GE固定ビットレート (CBR)。TXおよびRX PCS66 スクランブラー/デスクランブラーを備えています。
フレーム構造制御	ジャンボパケットに対するサポート。
	RX CRCパススルー制御。
	100Gリンクに対する1000ビットRX PCSレーンスキュー許容値。これは、IEEE 802.3-2015 High Speed Ethernet Standard Clause 82.2.12の要件を上回っています。
	パケットごとのTX CRC生成および挿入オプション。
	RXおよびTXプリアンブル・パススルーのオプション。独自のユーザー管理情報転送を必要とするアプリケーション用です。
	TX MAC送信元アドレス挿入オプション。
	TX自動フレームパディング。イーサネット・リンク上の64バイト最小イーサネット・フレーム長を満たします。オプションでこの機能をパケット単位でディスエーブルします。
	TXエラー挿入機能により、TXクライアント・インターフェイスに対する処理中の入力のクライアント無効化をサポートします。
	Deficit Idle Counter (DIC) オプション。8バイト、10バイト、または12バイトのパケット間ギャップ (IPG) の最小平均の微細制御を維持したり、ユーザーによるクライアント・インターフェイスからのIPGの駆動を可能にしたりします。
フレームの監視および統計情報	RX巡回冗長検査 (CRC) のチェックとエラーのレポート。
	RX厳密Start Frame Delimiter (SFD) チェックのオプション。IEEE仕様に準拠しています。
	RX厳密プリアンブル・チェックのオプション。IEEE仕様に準拠しています。
	RX不正プリアンブル・チェックのオプション。IEEE仕様に準拠しています。
	受信制御フレームタイプの表示。
	統計情報カウンター。
	スナップショット機能により、正確なタイミングで統計情報カウンター値をキャプチャします。
	オプションのフォールト信号。ローカルフォールトを検出および報告し、リモート障害を生成します。単方向リンク障害に対するサポートがあります。その定義は、IEEE 802.3-2015 High Speed Ethernet Standard Clause 66のとおりです。
フロー制御	IEEE 802.3-2015 Ethernet Standard Clause 31のイーサネット・フロー制御操作のオプション。一時停止レジスターまたは一時停止インターフェイスを使用します。
	優先順位ベースのフロー制御のオプション。IEEE Standard 802.1Q-2014—Amendment 17: Priority-based Flow Control に準拠しています。
	一時停止フレーム・フィルタリング制御。
	ソフトウェアにより、ローカルTX MACデータフローを動的に切り替え、選択的な入力フローのカットオフをサポートします。
デバッグおよびテスト容易性	シリアル・トランシーバーでのシリアルPMAループバック (TXからRX) のオプション。自己診断テストを用です
	MACまたはPCSでのパラレル・ループバック (TX から RX) のオプション。自己診断テスト用です
	ビットインターリーブ・パリティー・エラー・カウンターにより、PCS レーンごとのビットエラーを監視します
	RX PCSエラー・ブロック・カウンターにより、フレーム中およびフレーム間のエラーを監視します。
	不正な形式およびドロップされたパケットカウンター。
	高BER検出により、リンクのビットエラーレートをすべてのPCSレーンで監視します。
	スクランブル・アイドル・テスト・パターンの生成およびチェックのオプション。
	スナップショット機能により、正確なタイミングで統計情報カウンター値をキャプチャします。
	TXエラー挿入機能によりテストとデバッグをサポートします。
	Alteraデバッグ・マスター・エンドポイント (ADME) に対するアクセスのオプション。PHYシグナル・インテグリティーをデバッグまたは監視します。
ユーザー・システム・インターフェイス	Avalon Memory-Mapped (Avalon-MM) 管理インターフェイスにより、IPコアの制御レジスターおよびステータスレジスターにアクセスします。
	Avalon-STデータパス・インターフェイスにより、MACをクライアント・ロジックに接続します。これは、MAC+PCSバリエーションの最上位バイト (MSB) のフレームの開始で行われます。100GBASE-R4のバリエーションのインターフェイスのデータ幅は512ビットです。これにより、このRXクライアント・インターフェイスのSOPアライメントとRXおよびTXプリアンブル・パススルー・オプションにかかわらずデータレートを確保します。
	MIIデータ・パス・インターフェイスによって、PCSをPCS Onlyのバリエーションのクライアント・ロジックに接続します。100GBASE-R4バリエーションのインターフェイスのデータ幅は256ビットです。
	ハードウェアおよびソフトウェアのリセット制御です。
	同期イーサネット (SyncE) をサポートするために、CDR復元クロック出力信号をデバイス・ファブリックに提供します。

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