2.4.3. トランシーバーPLLの追加

H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよびインテル® Agilex™ デバイス用

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ID 683430

日付 12/08/2020

バージョン 20.3

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2.4.3. トランシーバーPLLの追加

H-tile Ethernet Hard IPコアをハードウェアでコンパイルし、正常に機能させるためには、IPコアの一部ではないTXトランシーバーPLLが2つ必要です。インテル® Stratix® 10 およびインテル® Agilex™ デバイスの場合、ATX PLLだけが、必要なデータレートをサポートします。

コンフィグレーションするトランシーバーPLLは、デバイスに物理的に存在しますが、H-tile Ethernet Hard IPコアでは、そのコンフィグレーションや接続はしません。必要なATX PLLの数は、100GBASE-R4バリエーションの場合は2つです。各ATX PLLでは、2つのトランシーバー・チャネルのクロックを駆動します。

図 5. 100GBASE-R4 IPコア・バリエーションのPLLコンフィグレーションの例TXトランシーバーPLLのインスタンス化には、2つのATX PLL IPコアを使います。1つはメインATX PLLとして使用し、もう1つはクロックバッファーとして使用します。TXトランシーバーPLLのインスタンス化は、常にH-tile Ethernet Hard IPコアの外部で行ってください。

ATX PLLをメインATX PLLとしてコンフィグレーションする方法は、次のとおりです。

L-Tile/H-Tile Transceiver ATX PLL FPGA IPを選択します。
パラメーター・エディターで、次のパラメーター値を設定します。
- VCCR_GXB and VCCT_GXB supply voltage for the Transceiverを1_1Vに設定します。
- Primary PLL clock output bufferをGXT clock output bufferに設定します。
- Enable GXT clock output port to above ATX PLL (gxt_output_to_abv_atx) またはEnable GXT clock output port to below ATX PLL (gxt_output_to_blw_atx) をオンにします。
- Enable GXT local clock output port (tx_serial_clk_gxt) をオンにします。
- Enable GXT clock buffer to above ATX PLLをオンにします。
- GXT output clock sourceをLocal ATX PLLに設定します。
- PLL output frequencyを12890.625 MHzに設定します。トランシーバーにより、デュアル・エッジ・クロッキングが実行されます。これには、PLLからの入力クロックの立ち上がりエッジと立ち下がりエッジの両方を使います。その結果、このPLL出力周波数設定により、トランシーバーを介した25.78125Gbpsのデータレートがサポートされます。
- PLL auto mode reference clock frequencyを PHY Reference Frequency パラメーターに指定した値に設定します。

隣接するGXTチャネルへのGXTクロックとGXTクロックバッファーATX PLLを使用し、ATX PLLをGXTとしてコンフィグレーションするには、次の手順を実行します。

ATX PLL operation modeをドロップダウンからGXT modeに設定します。
Enable GXT local clock utput port (tx_serial_clk_gxt) を設定します。
GXT output clock sourceをドロップダウンからLocal ATX PLLに設定します。
Enable GXT output portにはInput from ATX PLL above (gxt_input_from_abv_atx) またはInput from ATX PLL below (gxt_input_from_blw_atx) を選択します。
pll_refclk0 ピンを REFCLK ピンに接続します (GXTクロックバッファーATX PLLのリコンフィグレーションが、GXT送信PLLまたはGX送信PLLに対して行われない場合)。

各PLLでは、 2つあるH-tile Ethernet Hard IPコアPHYリンクの tx_serial_clk 入力を駆動します。 PLLからH-tile Ethernet Hard IPコアへの接続は、次のとおりに行ってください。

H-tile Ethernet Hard IPコアからの i_tx_pll_locked[0] および i_tx_pll_locked[1] は、メインATX PLLの pll_locked 信号に接続します。

PLL	PLL信号	H-tile Ethernet Hard IP
Main ATX PLL	`tx_serial_clk_gxt`	`i_tx_serial_clk[0]`
Main ATX PLL	`pll_locked`	`i_tx_pll_locked[0]` `i_tx_pll_locked[1]`
Clock Buffer	`tx_serial_clk_gxt`	`i_tx_serial_clk[1]`

外部PLLをインスタンス化し接続する正しい方法を示すユーザーロジックについては、コンパイル・プロジェクト例またはデザイン例を参照してください。

H-tile Ethernet Hard IPコアを生成すると、ソフトウェアでは、ATX PLLに対するHDLコードも生成します。生成先は、シミュレーション・ファイル <variation_name> /altera_xcvr_atx_pll_s10_htile_180/sim/ <variation_name> _altera_xcvr_atx_pll_s10_htile_180_ <random_string> .sv、および合成ファイル<variation_name> /altera_xcvr_atx_pll_s10_htile_180/synth/ <variation_name> _altera_xcvr_atx_pll_s10_htile_180_ <random_string> .svです。ただし、H-tile Ethernet Hard IPコアのHDLコードでは、ATX PLLをインスタンス化しません。H-tile Ethernet Hard IPコアから提供されたATX PLLを使用する場合は、ATX PLLのインスタンスのインスタンス化および接続には、ユーザーロジックのH-tile Ethernet Hard IPコアを使用してください。

独自のATX PLLを生成する場合は、そのファイル名は、IPコアから提供されるPLLと異なるものにしてください。

注: デザインにH-tile Ethernet Hard IPコアの複数のインスタンスが含まれている場合は、IPコアから提供されるATX PLL HDLコードは使用しないでください。代わりに、新しいATX PLL IPコアを生成して、デザインに接続します。

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