9. H-tile Ethernet Hard IPユーザーガイドの改訂履歴

H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよびインテル® Agilex™ デバイス用

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ID 683430

日付 12/08/2020

バージョン 20.3

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インテルのみ表示可能 — GUID: utr1510293931271

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9. H-tile Ethernet Hard IPユーザーガイドの改訂履歴

ドキュメント・バージョン	インテル® Quartus® Primeバージョン	変更内容
2020.12.08	20.3	次のPHYレジスターの説明を修正しました。 Recovered Clock Frequency in KHz TX Clock Frequency in KHz
2020.10.05	20.3	タイトルをイーサネット用HタイルハードIP Intel® FPGA IPユーザーガイドからインテル® Stratix® 10およびインテル® Agilex™ デバイス向けH-tile Ethernet Hard IPユーザーガイドに更新しました。インテル® Agilex™ デバイスファミリーへのサポートを追加しました。 Enable asynchronous adapter clocksパラメーターをイーサネット用HタイルハードIP Intel® FPGA IPパラメーター: IPタブの表から削除しました。クロック要件を改訂し、非同期クロック動作情報を削除しました。トピックのタイトルを同期動作のクロック接続要件からクロック接続要件に改訂しました。リセットのセクションを更新しました。次の `eio_sys_rst` リセットの推奨事項を追加しました。 `eio_sys_rst` リセットがアサートされている間は、他のレジスターにはアクセスしないでください。 AN/LTモードでは、`eio_sys_rst` リセットは、AN/LT動作が完了するまで使用しないでください。データモードでは、`eio_sys_rst` リセットは、他のAvalon-MMアクセスの処理中以外は使用できます。 `soft_sys_rst` をリセット信号機能の表から削除しました。`eio_sys_rst` および `soft_sys_rst` 信号は同じリセットです。その他のステータスとデバッグ信号の表の`i_stats_snapshot` の説明を改訂しました。非同期クロックモード情報を削除しました。新しいセクションEthernet Toolkitの概要を追加しました。

ドキュメント・バージョン	インテル® Quartus® Primeバージョン	バージョン	変更内容
2020.06.22	20.2	19.3.0	Average Inter-packet Gap の説明を H-tile Ethernet Hard Parameters: IPタブの表およびパケット間の生成と挿入のセクションで更新しました。 RTLパラメーターのセクションを更新し、シミュレーションおよび合成でRTL生成されたパラメーターへのアクセスを明確にしました。 50G Hard IP for Ethernetは、インテル® Quartus® Primeプロ・エディション開発ソフトウェアでは使用できなくなりました。詳細については、インテルのサポートにお問い合わせください。
2019.10.31	19.3	19.2.0	Altera Debug Master Endpoint (ADME) をNative PHY Debug Master Endpoint (NPDME) に置き換えました。 Enable JTAG to Avalon Master Bridge パラメーターをパラメーター・エディターのパラメーターのセクションに追加しました。リリース情報のセクションを次のとおり更新しました。 IPバージョン管理の説明を追加しました。リリース情報を更新しました。製品コードをIP-ETH-HTILEHARDIPからIP-ETH-HTILEHIPに更新しました。バックグラウンド・キャリブレーションのディスエーブルのセクションを追加し、RX PMA CTLE/DFEモードの自動適応トリガーのサポートを明確にしました。 RS-FECをTXPCSデータパスおよび RXPCSデータパスの図から削除しました。RS-FECはH-tile Ethernet Hard IPではサポートされていません。システムに関する考慮事項を更新し、`i_reconfig_reset` 信号をシステムリセット動作に含めました。 100GBASE-R4 (同期モード) IPコア・バリエーションのPLLコンフィグレーション例の図で、メインATX PLLブロックとATX PLL (クロックバッファー) ブロックの間に矢印を追加しました。 H-tile Ethernet Hard IPコアのTX Avalon-ST MACクライアント・インターフェイス (`readyLatency` = 3) の図をユーザーロジックに対するTX MACインターフェイスのセクションに追加しました。
2019.02.12	18.1	18.1	`i_eth_reconfig_addr` の信号幅エラーをインターフェイスおよび信号の説明およびイーサネット・リコンフィグレーション・インターフェイスのセクションで修正しました。正しい幅は12ビットではなく16ビットです。
2019.01.21	18.1	18.1	MACおよびPCSインターフェイスに対する次の章を作成しました。 H-tile Hard IP for Ethernet Intel FPGA MACインターフェイス H-tile Hard IP for Ethernet Intel FPGA PCS Only/PCS66インターフェイス H-tile Hard IP for Ethernet FPGA IPブロック図でSoft eHIP Reset Sequencer KR Reset Controllerブロックの名前をKR Soft Reset Sequencer and Controllerに変更し、明確化を図りました。トランシーバーPLLの生成に関する注記をトランシーバーPLLの追加のセクションで編集し、デザインにH-tile Hard IP for Ethernet FPGA IPのインスタンスが複数含まれている場合は、ATX PLL IPコアを生成し、デザイン内で接続する必要があることを明確にしました。トランシーバーPLLの追加のセクションで、PLL信号名を `tx_serial_clk` から `tx_serial_clk_gxt` に修正しました。次のレジスターの説明を更新しました。 ANLT Sequencer Status Auto Negotiation Statusレジスター Auto Negotiation Configレジスター Link Training Configレジスター1 Link Training Statusレジスター1 ローカル・リンク・トレーニングのパラメーター
2018.08.10	18.0	18.0	注記を追加し、H-tile Ethernet Hard IPは、OTN機能の予備サポートを次のセクションで提供していることを明確にしました。 H-tile Ethernet Hard IPコアについて IPコアがサポートする機能リソースの活用パラメーター・エディターのパラメーター機能の説明 FlexEおよびOTNモードのTXインターフェイス FlexEおよびOTNモードのRXインターフェイス
2018.07.20	18.0	18.0	機能の説明のセクションを追加しました。 OTNおよびFlexE機能を H-tile Ethernet Hard IPコアがサポートする機能のセクションに追加しました。 Link fault generation option、Enable asynchronous adapter clockおよびEnable Altera Debug Master Endpoint (ADME) パラメーターをパラメーター・エディターのパラメーターのセクションに追加しました。 OTNおよびFlexEバリアントをパラメーター・エディターのパラメーターのセクションに追加しました。イーサネット・リコンフィグレーション・レジスターおよびステータスレジスターの説明のセクションを追加しました。 IPコアのFPGAリソース使用率の表を次のリソース使用率に対して更新しました。 50Gbpsおよび100Gbps PCS onlyバリアント 50Gbpsおよび100Gbps OTN onlyバリアント 50Gbpsおよび100Gbps FlexE onlyバリアント 50Gbpsおよび100Gbps MAC + PCS (オート・ネゴシエーションおよびリンク・トレーニング付き) バリアントで100Gbpsデータレートを使用する場合のトランシーバーPLLのコンフィグレーションをトランシーバーPLLの追加のトピックで更新しました。 50Gbpsデータレートを使用する場合のトランシーバーPLLのコンフィグレーションをトランシーバーPLLの追加のトピックで追加しました。次の波形図を追加しました。 TX PCSインターフェイス上の50Gbpsおよび100Gbps MAC + PCSアライメント・マーカー TX FlexEおよびOTNインターフェイスでのデータ送信 TX FlexEおよびOTNインターフェイスのアライメント・マーカー TX FlexEおよびOTNインターフェイスで受信したデータ Avalon-MMインターフェイスを使用したトランシーバー・リコンフィグレーションCSRへの書き込み/読み出し双方向リンク障害がイネーブルされている場合とされていない場合のリンク起動時のステータス・インターフェイスのビヘイビア TXおよびRXデータパスのリセットシーケンスリセット信号の機能の表をリセットのトピックに追加しました。インテルのブランド変更に従って、Intel Stratix 10 H-Tile Hard IP for EthernetからH-tile Hard IP for Ethernet Intel FPGAに名前を変更しました。
2018.01.12	17.1	17.1	初回リリース。この時点では、レジスターおよび機能の説明の章は保留中でした。