6.3. ユーザーロジックに対するTX PCSインターフェイス

H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよびインテル® Agilex™ デバイス用

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ID 683430

日付 12/08/2020

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6.3. ユーザーロジックに対するTX PCSインターフェイス

H-tile Ethernet Hard IPコアのTXクライアント・インターフェイスは、 PCS Onlyバリエーションでは、Media Independent Interface (MII) プロトコルを採用しています。

送信方向では、クライアントはソースとして動作し、TX PCSはシンクとして動作します。

表 20. MII TXクライアント・インターフェイスの信号すべてのインターフェイス信号のクロッキングは、`i_clk_tx` クロックにより行われます。
信号名	説明
`i_clk_tx`	IPコアのTXクロックは `i_clk_tx`です。このクロックの周波数は402.832MHzです。
`i_tx_mii_d[255:0]`	TX MIIデータです。データはMIIエンコードしてください。`i_tx_mii_d[7:0]` では、IPコアによってイーサネット・リンク上で送信される最初のバイトを保持します。`i_tx_mii_d[0]` では、IPコアによってイーサネット・リンクで送信される最初のビットを保持します。 `i_tx_mii_valid` の値が0、または `i_tx_mii_am` の値が1の間は、さらに1クロックサイクルの間、`i_tx_mii_d` の値を安定した状態に保つ必要があります。このビヘイビアを信号値のフリーズと呼んでいます。
`i_tx_mii_c[31:0]`	TX MII制御ビットです。各ビットは、`i_tx_mii_d` の1バイトに対応しています。例えば、`i_tx_mii_c[0]` は `i_tx_mii_d[7:0]` に対応し、`i_tx_mii_c[1]` は `i_tx_mii_d[15:8]` に対応しています。ビットの値が1の場合、対応するデータバイトは制御バイトです。ビットの値が0の場合、対応するデータバイトはデータです。 Start of Packetバイト (0xFB) 、End of Packetバイト (0xFD) 、Idleバイト (0x07) 、およびエラーバイト (0xFE) は制御バイトですが、プリアンブル・バイト、Start of Frame (SFD) バイト (0xD5) 、CRCバイト、およびペイロードバイトはデータバイトです。 `i_tx_mii_valid` の値が0、または `i_tx_mii_am` の値が1の間は、`i_tx_mii_c` の値をフリーズしてください。
`i_tx_mii_valid`	`i_tx_mii_d` が有効であることを示します。この信号のアサートは、IPコアによる `o_tx_mii_ready` の立ち上げ後に固定クロックサイクル数だけ行い、この信号のデアサートは、IPコアによる `o_tx_mii_ready` のデアサート後に、同じクロックサイクル数だけ行ってください。この数は1から10クロックサイクルの範囲内にしてください。この信号の値を0に保持している間は、`i_tx_mii_d` および `i_tx_mii_c` の両方の値を安定した状態でフリーズしてください。
`o_tx_mii_ready`	PCSで新しいデータの受信準備ができていることを示します。
`i_tx_mii_am`	アライメント・マーカー挿入ビットです。IPコアで、この信号を5クロックサイクルの間、連続して保持し (カウントするのは有効なサイクルのみ)、イーサネット・リンクへのアライメント・マーカーの挿入を駆動してください。有効なサイクルでは、`i_tx_mii_valid` の値は1です。 `i_tx_mii_am` (アライメント・マーカー挿入ビット信号) のデアサートから `i_tx_mii_am` の再アサートまでは `am_period` です。イーサネット・リンクの通常の動作では、`am_period` の値は、必ず81915クロックサイクルにしてください。シミュレーションでは、この値を315に減らすことができます。この変更により、RX PCSアライメントまでのシミュレーション時間が短縮されます。IPコアの設定により、この間隔を得るには、IPコアの設定で、`sim_mode` RTLパラメーターを `Enable` に設定します。注: MAC+PCSバリエーションの値は異なります。これは、内部信号の `am_period` が適切であることを確認するためです。この設定をシミュレーション用に処理し、`i_tx_mii_am` 信号をシミュレーション用に適切な駆動する例については、PCS OnlyのバリエーションのIPコアのデザイン例を参照してください。IPコアのデザイン例を生成する方法については、 H-Tile Hard IP for Ethernet Intel® FPGA Design Example User Guideを参照してください。`sim_mode` RTLパラメーターの詳細については、このユーザーガイドのRTLパラメーターのセクションを参照してください。この信号の値を1に保持している間は、`i_tx_mii_d` と `i_tx_mii_c` の両方の値はフリーズしてください。

図 25. H-tile Ethernet Hard IPコアのMII MACクライアント・インターフェイス

図 26. TX MIIクライアント・インターフェイスでのアライメント・マーカーの挿入

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