6.7. イーサネット・リンクおよびトランシーバー信号

H-tile Ethernet Hard IPユーザーガイド: インテル® Stratix® 10デバイスおよびインテル® Agilex™ デバイス用

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ID 683430

日付 12/08/2020

バージョン 20.3

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6.7. イーサネット・リンクおよびトランシーバー信号

H-tile Ethernet Hard IPに含まれているトランシーバーでは、4つの物理レーンを25.78125MHzで実装し、2つの別々にインスタンス化されたアドバンスト送信 (ATX) PLLが、高速シリアルクロックを生成するために必要です。Stratix 10デバイスでは、ATX PLLだけで必要なデータレートをサポートします。

表 24. トランシーバー信号
信号	説明
`o_tx_serial[3:0]`	TXトランシーバー・データです。各 `o_tx_serial` ビットは、2つの物理ピンになり、差動ペアを形成します。
`i_rx_serial[3:0]`	RXトランシーバー・データです。各 `o_rx_serial` ビットは、2つの物理ピンになり、差動ペアを形成します。
`i_clk_ref`	入力クロック `i_clk_ref` は、高速シリアルクロックとデータパス・パラレル・クロックのリファレンス・クロックです。このクロックの周波数は、322.265625MHzまたは644.53125MHzで、精度は±100ppmである必要があります (IEEE 802.3-2015 Ethernet Standardに準拠)。さらに `i_clk_ref` では、IEEE 802.3-2015 Ethernet Standardのジッター仕様を満たす必要があります。 PLLおよびクロック生成ロジックでは、このリファレンス・クロックを使用してトランシーバー・クロックおよびPCSクロックを導出します。入力クロックは、適切な専用クロックピンの高品質信号である必要があります。トランシーバーのリファレンス・クロック位相ノイズ仕様については、インテル® Stratix® 10デバイス・データシートを参照してください。
`i_tx_serial_clk[1:0]`	高速シリアルクロックです。ATX PLLによって駆動されます。IPコアには、2つのシリアルクロックがあり、それぞれが別々のATX PLLから駆動されます。このクロックの周波数は、12.890625GHzです。このクロックの駆動は、 H-tile Ethernet Hard IPコアとは別にコンフィグレーションしたATX PLLから行います。トランシーバーPLLの追加を参照してください。
`i_tx_pll_locked[1:0]`	ATX PLLからの信号をロックします。各ビットでは、対応するATX PLLがロックされていることを示します。IPコアには2つのPLLロック信号があり、それぞれが別々のATX PLLから駆動されます。このクロックの駆動は、 H-tile Ethernet Hard IPコアとは別にコンフィグレーションしたATX PLLから行います。トランシーバーPLLの追加を参照してください。 `o_clk_pll_div64` および `o_clk_pll_div66` クロックは、`i_tx_pll_locked` ビットがすべてHighになった後でのみ信頼性があります。

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